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1. (WO2019049718) AVALANCHE PHOTODIODE AND METHOD FOR PREPARING SAME
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明 細 書

発明の名称 アバランシェフォトダイオードおよびその製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010  

先行技術文献

非特許文献

0011  

発明の概要

発明が解決しようとする課題

0012   0013  

課題を解決するための手段

0014   0015  

発明の効果

0016  

図面の簡単な説明

0017  

発明を実施するための形態

0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063  

符号の説明

0064  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1A   1B   1C   1D   1E   1F   1G   1H   2   3A   3B   4   5A   5B  

明 細 書

発明の名称 : アバランシェフォトダイオードおよびその製造方法

技術分野

[0001]
 本発明は、アバランシェフォトダイオードおよびその製造方法に関する。

背景技術

[0002]
 光通信における一般的な光レシーバは、フォトダイオード(PD)、またはアバランシェフォトダイオード(APD)などの受光素子、ならびに受光素子により生じる光電流を増幅するトランスインピーダンスアンプにより構成される。受光素子は、入射した光を電流に変換する。フォトダイオードは、光電変換効率は量子効率として100%が上限となる。
[0003]
 これに対し、よく知られているように、アバランシェフォトダイオードは、量子効率が100%を上回り、高感度の光レシーバに適用されている(非特許文献1参照)。アバランシェフォトダイオードでは、素子内において生じた光電子を高電界下で加速することにより格子原子と衝突させ、格子原子をイオン化させることによりキャリアを増幅させる。これにより、アバランシェフォトダイオードでは、1光子に対して複数のキャリアが出力されるようになる。この結果、アバランシェフォトダイオードは、量子変換効率として100%を上回る感度を得ることが可能となる。
[0004]
 光通信用途のアバランシェフォトダイオードは、主に、III-V族化合物半導体から構成されていた。例えば、光吸収層には、InPに格子整合するInGaAsが用いられていた。また、増倍層には、InPないしはInAlAsが用いられていた。これは、光吸収層材料として、通信波長に吸収帯を有し、かつキャリア輸送速度が優れるInGaAsを適用することが前提にあったことによる。
[0005]
 ところが近年、Si上にGeを直接成長する結晶成長技術が確立し、光吸収層をGeから構成し、増倍層をSiから構成する「Si系アバランシェフォトダイオード」が注目されている。Geは、通信波長帯における光吸収係数、および電子、正孔の飽和速度においてInGaAsには及ばないが、一定の高速動作が実験的に示されており、25Gbit/sまでの動作が確認されている(非特許文献2)。
[0006]
 Si基板上にアバランシェフォトダイオードを作製することは、まず、III-V族半導体系のアバランシェフォトダイオードでは困難であった大口径ウエハでの作製が可能である。加えて、Si基板上にアバランシェフォトダイオードを作製することは、CMOSやバイポーラトランジスタなどで用いられてきた、電子デバイスのプロセスラインを流用できる。これらのことから、Si系アバランシェフォトダイオードは、量産化および低コスト化が見込める点で優位性がある。
[0007]
 ところで、アバランシェフォトダイオードを光通信に応用する場合、最も重要な技術事項の1つが暗電流の低減である。アバランシェフォトダイオードの暗電流が高い場合、長期動作の信頼性の低下をもたらすばかりでなく、受信信号のSN比の劣化を招く可能性があるためである。アバランシェフォトダイオードの暗電流が、光レシーバ内における回路雑音やトランスインピーダンスアンプなどによる他の雑音電流よりも大きくなった場合、アバランシェフォトダイオードの利得に応じた受信感度の改善はできない。
[0008]
 アバランシェフォトダイオードの暗電流の主要な要素として、側面暗電流が挙げられる。側面暗電流の発生原因は、アバランシェフォトダイオードの素子側面における電荷状態に関係している。III-V族やSiの半導体材料の表面近傍においては、一般的にフェルミレベルは伝導帯側にピニングされる。従って、アバランシェフォトダイオード素子内における電子は、素子表面(側面)に向かって移動する。この、電子の側面への移動の程度が深刻な場合には、素子の側面に電子チャネル層が形成されるようになる。
[0009]
 上述したアバランシェフォトダイオードの側面暗電流を抑制するために、しばしばイオン注入や選択拡散などの選択ドーピング技術を適用した、電界狭窄構造が用いられる。図5Aに、電界狭窄構造のアバランシェフォトダイオードを示す。このアバランシェフォトダイオードは、基板201の上に、n型半導体層202,Si増倍層203,p型Si電界制御層204,Ge光吸収層205が積層されている。また、Ge光吸収層205の表面側には、p型不純物領域206が形成されている。なお、図5Bに、このアバランシェフォトダイオードの平面方向における、素子表面近傍のバンド概略図を示す。
[0010]
 p型不純物領域206は、アバランシェフォトダイオード素子(Ge光吸収層205)よりも小さい面積の領域に、p型となるよう選択ドーピングを施した領域である。このようにp型不純物領域206を設けることで、アバランシェフォトダイオードの動作時では、素子内部の発生電界は、p型不純物領域206に限定することができる。

先行技術文献

非特許文献

[0011]
非特許文献1 : J. C. Campbel, "Recent Advances in Telecommunications Avalanche Photodiodes", Journal of Lightwave Technology, vol. 25, no. 1, pp. 109-121, 2007.
非特許文献2 : Mengyuan Huang et al., "25Gb/s Normal Incident Ge/Si Avalanche Photodiode", European Conference on Optical Communication (ECOC), We.2.4.4, 2014.
非特許文献3 : Y. Muramoto and T. Ishibashi, "InP/InGaAs pin photodiode structure maximising bandwidth and efficiency", Electronics Letters, vol. 39, no. 24, pp. 2003.

発明の概要

発明が解決しようとする課題

[0012]
 しかしながら、上述した電界狭窄構造をもってしても、側面暗電流の発生の懸念は残る。電界狭窄構造とすることで、外部電圧による素子側面における電界の発生が抑制されるようになる。しかしながら、電界狭窄構造としても、フェルミレベルピニングに起因した素子側面へのバンドベンディング(図5B参照)によって、電子は素子側面へと容易に移動するためである。このように、従来、Si系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することが容易ではないという問題があった。
[0013]
 本発明は、以上のような問題点を解消するためになされたものであり、Si系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することができるようにすることを目的とする。

課題を解決するための手段

[0014]
 本発明に係るアバランシェフォトダイオードの製造方法は、転写基板の上に形成されたp型の半導体からなるp型半導体層と、p型半導体層の上に形成されたゲルマニウムからなる光吸収層と、光吸収層の上に形成されたp型の半導体からなる電界制御層と、電界制御層の上に形成されたシリコンからなる増倍層と、増倍層の上に形成されたn型のシリコンからなるn型半導体層とを備えるアバランシェフォトダイオードの製造方法であって、n型半導体層、増倍層、電界制御層、光吸収層を成長基板の上に形成する第1工程と、成長基板の上に形成したn型半導体層、増倍層、電界制御層、光吸収層を転写基板に転写する第2工程と、n型半導体層、増倍層、電界制御層、光吸収層を転写基板に転写した後で、n型半導体層を増倍層より小さい面積に加工する第3工程とを備える。
[0015]
 本発明に係るアバランシェフォトダイオードは、基板の上に形成されたp型の半導体からなるp型半導体層と、p型半導体層の上に形成されたゲルマニウムからなる光吸収層と、光吸収層の上に形成されたp型の半導体からなる電界制御層と、電界制御層の上に形成されたシリコンからなる増倍層と、増倍層の上に形成され、n型のシリコンからなり、増倍層より面積が小さいn型半導体層とを備える。

発明の効果

[0016]
 以上説明したように、本発明によれば、第1基板の側にp型半導体層を配置して素子上部にn型半導体層を配置し、このn型半導体層を増倍層より小さい面積にしたので、Si系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することができるという優れた効果が得られる。

図面の簡単な説明

[0017]
[図1A] 図1Aは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1B] 図1Bは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1C] 図1Cは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1D] 図1Dは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1E] 図1Eは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1F] 図1Fは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1G] 図1Gは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図1H] 図1Hは、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法を説明するための途中工程の状態を示す断面図である。
[図2] 図2は、本発明の実施の形態2におけるアバランシェフォトダイオードの構成を示す断面図である。
[図3A] 図3Aは、本発明の実施の形態3におけるアバランシェフォトダイオードの構成を示す断面図である。
[図3B] 図3Bは、実施の形態3におけるアバランシェフォトダイオードのバンド構造を示す説明図である。
[図4] 図4は、本発明の実施の形態4におけるアバランシェフォトダイオードの構成を示す断面図である。
[図5A] 図5Aは、従来のアバランシェフォトダイオードの構成を示す断面図である。
[図5B] 図5Bは、従来のアバランシェフォトダイオードの平面方向における、素子表面近傍のバンドの概略的な状態を示すバンド図である。

発明を実施するための形態

[0018]
 以下、本発明の実施の形態について図を参照して説明する。
[0019]
[実施の形態1]
 はじめに、本発明の実施の形態1におけるアバランシェフォトダイオードの製造方法ついて図1A~図1Hを参照して説明する。
[0020]
 まず、図1Aに示すように、成長基板101の上にn型のシリコン(Si)からなるn型半導体層102を形成する。成長基板101は、例えば、単結晶Siから構成されている。なお、後述するように、成長基板101は、n型のシリコンから構成されているとよい。次に、図1Bに示すように、n型半導体層102の上にSiからなる増倍層103を形成する。引き続き、増倍層103の上にp型の半導体(例えばSi)からなる電界制御層104を形成する。
[0021]
 例えば、よく知られたCVD(Chemical Vapor Deposition)法などにより、成長基板101の上にSiを成長させることで、n型半導体層102、増倍層103、電界制御層104を形成すればよい。また、n型ドーパントとしては、例えばヒ素(As)を用いればよい。また、p型ドーパントとしては、例えばボロン(B)を用いればよい。
[0022]
 次に、図1Cに示すように、電界制御層104の上にゲルマニウム(Ge)からなる光吸収層105を形成する。次に、図1Dに示すように、光吸収層105の上にp型の半導体からなるp型半導体層106を形成する(第1工程)。p型半導体層106は、例えばGeから構成すればよい。例えば、GeH 4をソースガスとした熱CVD法により、成長温度条件600℃でゲルマニウムを堆積することで、光吸収層105、p型半導体層106を形成すればよい。この成長温度条件であれば、Siの成長温度条件より十分に低いので、Siから構成されている下層のn型半導体層102、増倍層103、電界制御層104は、損傷を受けることがない。
[0023]
 次に、図1Eに示すように、p型半導体層106を転写基板107に貼り付ける。転写基板107は、例えば、素子の寄生容量削減の観点から、高抵抗材料から構成することが好ましく、例えば、高抵抗Si、SiCなどから構成すればよい。転写基板107を、熱伝導率がより高いSiCから構成することで、素子の放熱性を向上させることが可能である。
[0024]
 転写基板107へのp型半導体層106の貼り合わせは、例えば、表面活性化法や原子拡散法などの接合方法を用いればよい。例えば、各接合面にArビームを照射して活性化して接合することができる。また、厚さ数100nmの金属層を用いた金属接合により、上述した貼り合わせを実施してもよい。
[0025]
 以上のように、p型半導体層106を転写基板107に貼り付けた後で、成長基板101を除去する。この除去した状態を図1Fに示す。例えば、よく知られたエッチング技術により、成長基板101を除去すればよい。ここで、成長基板101をn型のSiから構成していれば、成長基板101を除去する時に若干残っていても、電気特性に影響がない。また、この場合、エッチングストップ層を設ける必要が無いので、工程の簡略化が可能となる。
[0026]
 本発明では、上述したように、n型半導体層102、増倍層103、電界制御層104、光吸収層105を成長基板の上に形成した後で、貼り合わせにより、これらを転写基板107に転写する(第2工程)。実施の形態1では、n型半導体層102、増倍層103、電界制御層104、光吸収層105、p型半導体層106を、成長基板101の上に形成し、この後で、これらを転写基板107に転写する。
[0027]
 実施の形態1では、第1工程は、n型半導体層102、増倍層103、電界制御層104、光吸収層105、p型半導体層106をこれらの順に成長基板101の上に形成する。また、第2工程は、p型半導体層106を転写基板107に貼り合わせることで、成長基板101の上に形成したn型半導体層102、増倍層103、電界制御層104、光吸収層105を転写基板107に転写する工程と、p型半導体層106を転写基板107に貼り合わせた後で成長基板101を除去する工程とを含む。
[0028]
 以上のように転写基板107に転写し、成長基板101を除去した後、図1Gに示すように、n型半導体層102を、増倍層103より小さい面積に加工する(第3工程)。また、図1Hに示すように、光吸収層105、電界制御層104、増倍層103を所定の形状のメサ121に加工する。例えば、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術によるパターニングで、上述した加工を実施すればよい。
[0029]
 例えば、フォトリソグラフィ技術で形成したマスクパタンを用い、n型半導体層102を、一般に用いられている反応性イオンエッチング(RIE)によって、平面視円形のメサ121の形状に加工する。メサ121は、平面視矩形に形成してもよい。次に、加工したn型半導体層102より大きな面積のマスクパタンを新たに形成し、新たなマスクパタンを用い、光吸収層105、電界制御層104、増倍層103を、例えばCF 4とO 2の混合ガスを用いたRIEによって、平面視円形のメサ121を形成する。メサ121も、平面視矩形に形成してもよい。
[0030]
 また、上述した素子構造を形成した後、図1Hに示すように、n型半導体層102の上に、第1電極108を形成する。また、増倍層103を含むメサ121の周囲のp型半導体層106の上に、第2電極109を形成する。例えば、電子ビーム蒸着を用いてチタン(Ti)/アルミニウム(Al)を堆積することで、第1電極108,第2電極109を形成すればよい。なお、この後、素子を保護するための保護層を形成し、また、保護層を貫通して各電極に接続する配線構造を形成する。保護層は、例えば、SiO 2やSiNから構成すればよい。また、配線構造は、例えば、Auなどの金属から構成すればよい。
[0031]
 上述したことにより得られる実施の形態1おけるアバランシェフォトダイオードは、次に示す構成となる。まず、転写基板107の上に形成されたp型の半導体からなるp型半導体層106を備える。また、p型半導体層106の上に形成されたゲルマニウムからなる光吸収層105を備える。また、光吸収層105の上に形成されたp型の半導体からなる電界制御層104を備える。また、電界制御層104の上に形成されたSiからなる増倍層103を備える。また、増倍層103の上に形成されたn型のSiからなるn型半導体層102を備える。また、n型半導体層102は、増倍層103より小さい面積とされている。なお、実施の形態1では、電界制御層104は、p型のSiから構成されている。
[0032]
 上述した実施の形態1におけるアバランシェフォトダイオードは、転写基板107の上に、p型半導体層106,Geからなる光吸収層105,p型の電界制御層104,増倍層103,n型半導体層102がこれらの順に積層されている。この構造は、図5Aを用いて説明した関連する技術のアバランシェフォトダイオードに対し、基板の側から見てp型とn型とが反転している。また、実施の形態1では、n型半導体層102が、増倍層103より小さい面積とされている。これらのことより、実施の形態1によれば、図5Aを用いて説明した関連する技術に対し、側面暗電流の発生が抑制できるようになる。
[0033]
 アバランシェフォトダイオードでは、第1電極108と第2電極109との間に印加する電圧を、0Vから逆電圧となるように大きくしていくことで動作させる。この電圧印加において、電界制御層104の空乏化を伴いながら、増倍層103の電界強度が上昇していく。電界制御層104が完全空乏化する電圧よりも印加電圧が大きくなると、光吸収層105に電界が生じ始め、光吸収層105において生成されたフォトキャリアはドリフト移動を始める。このドリフトにおいて、光吸収層105で生じた電子は、n型半導体層102に向かって移動し、光吸収層105で生じた正孔は、p型半導体層106に向かって移動する。
[0034]
 実施の形態1によれば、n型半導体層102は増倍層103(電界制御層104、光吸収層105、p型半導体層106)より小さい面積としている。ここで、アバランシェフォトダイオードの動作電圧領域において、増倍層103が空乏化する場合、素子内における電界強度は、n型半導体層102の形状(形成されている領域)によって規定される。
[0035]
 先述したように、基本的には、伝導帯に寄ったフェルミレベルの表面ピニングに起因した素子側面へのバンドベンディングによって、光吸収によって生成した電子の一部が、素子の側面側の表面に移動しようとする。しかしながら、実施の形態1のように、n型半導体層102によって内部電界が規定された場合には、より大きい内部電界によって、電子はn型半導体層102に向かって移動することになる。この結果、実施の形態1によれば、側面暗電流を抑制することが可能となる。
[0036]
 また、実施の形態1によれば、Geの層が形成されている状態で、Siの層を形成することがない。実施の形態1では、Siの層が先に形成され、Siの層が形成された後でGeの層が形成される。GeとSiとは、成長温度が著しく異なり、Siの方が成長温度が高い。Geの層が形成されている状態で、Siの層を形成すると、Siの操の成長時の熱によりGeの層が損傷を受けることになる。これに対し、実施の形態1によれば、成長温度がより高いSiの層を先に成長し、この後で成長温度がより低いGeの層を成長している。これにより、いずれの層も熱による損傷が抑制された状態で形成できる。
[0037]
[実施の形態2]
 次に、本発明の実施の形態2について図2を参照して説明する。実施の形態2では、前述した実施の形態1のアバランシェフォトダイオードの製造方法において、更に、図2に示すように、n型半導体層102の周囲の増倍層103の上に、絶縁層110を形成する(第4工程)。例えば、第2工程の後で、n型半導体層102の領域を覆うマスクパタンを形成し、この状態で、垂直異方性の高い状態としたスパッタ法により、例えば、SiO 2を堆積する。この後、上記マスクパタンを剥離(リフトオフ)することで、n型半導体層102の周囲の増倍層103の上に、SiO 2からなる絶縁層110を形成すればよい。
[0038]
 実施の形態2によれば、絶縁層110を備えるので、動作温度における熱励起に伴う素子側面への電子チャネルの形成が、抑制できるようになる。
[0039]
 前述したように、アバランシェフォトダイオードでは、第1電極108と第2電極109との間に印加する電圧を、0Vから逆電圧となるように大きくしていくことで動作させる。動作状態において、光吸収層105において生成されたフォトキャリアがドリフト移動を始めると、光吸収層105で生じた電子は、n型半導体層102に向かって移動し、光吸収層105で生じた正孔は、p型半導体層106に向かって移動する。
[0040]
 実施の形態2においても、n型半導体層102は増倍層103(電界制御層104、光吸収層105、p型半導体層106)より小さい面積としている。従って、実施の形態2においても、前述した実施の形態1と同様に、電子はn型半導体層102に向かって移動することになり、側面暗電流を抑制することが可能となる。ただし、実施の形態1の構成では、動作温度における熱励起に伴う素子側面への電子チャネルの形成は抑制できない。
[0041]
 これに対し、実施の形態2では、n型半導体層102の周囲の増倍層103の上(テラス)の部分に、誘電体(例えばSiO 2)からなる絶縁層110を形成している。例えば、SiO 2は、Siに対して非常に小さい界面準位しか形成しないことが知られており、SiO 2との界面において、Siのフェルミレベルはほぼミッドギャップにピニングされる。この結果、SiO 2とSiとの界面では、キャリアの蓄積は生じにくい。これは、同箇所を電気的に他の箇所と分離することで、光吸収層105の側面に生じた電子が、n型半導体層102へ流入することを抑制するばかりでなく、長期動作においても界面の電気特性が劣化しにくいという特徴につながる。すなわち、実施の形態2の構成とすることで、暗電流を抑制するばかりでなく、素子動作の長期信頼性に寄与するものとなる。
[0042]
[実施の形態3]
 次に、本発明の実施の形態3について図3A,図3Bを参照して説明する。実施の形態3では、前述した実施の形態2のアバランシェフォトダイオードにおいて、厚さ方向に、光吸収層105のp型半導体層106aの側に、p型の領域を形成する。このように、実施の形態3では、光吸収層105のp型半導体層106aの側に、p型の領域を形成する工程を更に備える。実施の形態3では、図3Aに示すように、光吸収層105は、p型半導体層106aの側の領域のp型光吸収層105aと、アンドープの光吸収層105bとから構成されたものとなる。光吸収層105は、p型光吸収層105aと光吸収層105bとの積層構造から構成されたものとなる。
[0043]
 また、実施の形態3では、転写基板107aを、GaAsから構成し、p型半導体層106aを、p型のGaAsから構成する。この場合、まず、n型半導体層102、増倍層103、電界制御層104、光吸収層105を成長基板(不図示)の上に形成する。なお、電界制御層104の上にGeを堆積して光吸収層105を形成した後、この表面側より所定深さまでp型不純物を導入することで、p型光吸収層105aを形成する。一方、p型半導体層106aを転写基板107aの上に形成する。この後、光吸収層105(p型光吸収層105a)にp型半導体層106aを貼り合わせ、成長基板を除去する。
[0044]
 実施の形態3では、第1工程は、n型半導体層102、増倍層103、電界制御層104、光吸収層105をこれらの順に成長基板の上に形成する工程と、p型半導体層106aを転写基板107aの上に形成する工程とを含む。また、第2工程は、p型半導体層106aを光吸収層105(p型光吸収層105a)に貼り合わせることで、成長基板の上に形成したn型半導体層102、増倍層103、電界制御層104、光吸収層105を転写基板107aに転写する工程と、 p型半導体層106aを光吸収層105(p型光吸収層105a)に貼り合わせた後で成長基板を除去する工程とを含む。
[0045]
 このようにして、転写基板107aの上に、p型半導体層106a、光吸収層105、電界制御層104、増倍層103、n型半導体層102が積層された後、n型半導体層102を、増倍層103より小さい面積に加工する。また、光吸収層105、電界制御層104、増倍層103を所定の形状のメサ121に加工する。このようにして素子構造を形成した後、図3Aに示すように、n型半導体層102の上に、まず、第1電極108を形成する。また、増倍層103を含むメサ121の周囲のp型半導体層106aの上に、第2電極109を形成する。また、n型半導体層102の周囲の増倍層103の上に、絶縁層110を形成する。
[0046]
 上述した構成の実施の形態3では、第1電極108と第2電極109との間に印加する電圧を、0Vから逆電圧となるように大きくしていくことで動作させると、まず、電界制御層104の空乏化を伴いながら、増倍層103の電界強度が上昇していく。電界制御層104が完全空乏化する電圧よりも印加電圧が大きくなると、アンドープの光吸収層105bに電界が生じ始め、光吸収層105bにおいて生成されたフォトキャリアは、ドリフト移動を始める。また、p型光吸収層105aで生じたフォトキャリアのうち、電子は拡散移動し、正孔は誘電緩和時間をもってp型半導体層106aへと移動する。
[0047]
 ところで、Si/Ge系のアバランシェフォトダイオードにおいては、その層構成の自由度は必ずしも高くない。例えばIII-V族半導体においては、MIC(Maximum induced current)構造と呼ばれる、光吸収層における高速性と高感度性を両立する構造が知られている(非特許文献3)。これは、p型半導体層側から見て、比較的ワイドギャップの材料からなる拡散防止層、p型光吸収層、アンドープ光吸収層をこの順に組み合わせたものである。p型光吸収層におけるフォトキャリアは、基本的には電子のみが有効キャリアとなり、拡散機構によって電荷輸送されるが、ワイドギャップ材料からなる拡散防止層によって電子がp型半導体層方向へ逆流することを防いでいる。
[0048]
 しかしSi/Ge系で光吸収層を形成する場合、Si,Ge、およびSiGe混晶のいずれの材料形態であっても、伝導帯のエネルギー位置はほとんど変化しないことが知られている。これはすなわち、Si/Ge系の材料では、上記のMIC光吸収層構造を形成しようとしても、拡散防止層を形成することができないことを意味している。拡散防止層が無い場合、p型光吸収層で発生した電子は、p型半導体層側にも拡散移動し、有効キャリアとして取り出すことができないため、感度の低下につながる。
[0049]
 これに対し、実施の形態3では、比較的ワイドギャップなIII-V族化合物半導体からp型半導体層106aを構成することで、SiGe系のアバランシェフォトダイオードであってもMIC構造の光吸収層105を実現し、高速高感度化を可能としている。
[0050]
 実施の形態3におけるアバランシェフォトダイオードのバンド構造を図3Bに示す。実施の形態3においては、p型半導体層106aが拡散防止層を兼ねている。Geと比べて、GaAsはより高エネルギー側に伝導帯端が位置するため、p型光吸収層105aで生じた電子は、p型半導体層106a側には拡散せず、選択的に増倍層103方向へと拡散移動する。
[0051]
 更に、GaAsは、Siと比較してより高濃度のドーピングが可能である。このため、一般的なSi系のアバランシェフォトダイオードと比較して、実施の形態3のアバランシェフォトダイオードは、素子抵抗を低減することができる。このように、実施の形態3によれば、アバランシェフォトダイオードの暗電流を低減し、素子動作の長期信頼性を確保することが可能となり、更に高速高感度性が得られるようになる。
[0052]
[実施の形態4]
 次に、本発明の実施の形態4について図4を参照して説明する。実施の形態4では、前述した実施の形態1において、転写基板107の上に、金属層111を形成し、この上に、p型半導体層106を設ける。まず、前述した実施の形態1と同様に、n型半導体層102、増倍層103、電界制御層104、光吸収層105、p型半導体層106を、成長基板(不図示)の上に形成する。一方で、転写基板107の上に、厚さ20nmのTi層と厚さ400nmのAu層からなる金属層111を形成する。例えば、スパッタ法や真空蒸着法などにより、所定の金属を堆積すればよい。
[0053]
 次いで、成長基板の上に形成したn型半導体層102、増倍層103、電界制御層104、光吸収層105、p型半導体層106を、金属層111が形成されている転写基板107に転写する。例えば、p型半導体層106を金属層111に貼り合わせ、この後、成長基板を除去する。
[0054]
 このようにして、転写基板107の上に、金属層111を介してp型半導体層106、光吸収層105、電界制御層104、増倍層103、n型半導体層102が積層された後、n型半導体層102を、増倍層103より小さい面積に加工する。また、実施の形態4では、p型半導体層106、光吸収層105、電界制御層104、増倍層103を所定の形状のメサ121に加工する。このようにして素子構造を形成した後、図4に示すように、n型半導体層102の上に、第1電極108を形成し、増倍層103を含むメサ121の周囲の金属層111の上に、第2電極109を形成する。また、n型半導体層102の周囲の増倍層103の上に、絶縁層110を形成する。
[0055]
 実施の形態4では、第2工程が、転写基板107の上に金属層111を形成する工程と、成長基板の上に形成したn型半導体層102、増倍層103、電界制御層104、光吸収層105を、金属層111を形成した転写基板107に転写する工程とを含む。実施の形態4のアバランシェフォトダイオードは、転写基板107とp型半導体層106との間に形成された金属層111を更に備えるものとなる。
[0056]
 上述した構成の実施の形態4でも、第1電極108と第2電極109との間に印加する電圧を、0Vから逆電圧となるように大きくしていくことで動作させると、まず、電界制御層104の空乏化を伴いながら、増倍層103の電界強度が上昇していく。電界制御層104が完全空乏化する電圧よりも印加電圧が大きくなると、光吸収層105に電界が生じ始め、光吸収層105において生成されたフォトキャリアは、ドリフト移動を始める。
[0057]
 上述したようにアバランシェフォトダイオード内で生じた電子は、n型半導体層102を介して第1電極108で取り出され、正孔はp型半導体層106を介して第2電極109より取り出される。
[0058]
 ここで、一般的にSiやGeなどの半導体材料において、p型とした場合のシート抵抗は、n型とした場合のシート抵抗よりも大きくなる。これは、p型の高濃度ドーピングが困難であること、および正孔の移動度が電子に比べて小さいことに起因する。ここで、実施の形態1~3の場合では、正孔は、p型半導体層106の層厚方向に垂直な方向(転写基板107の平面に平行な方向)に移動して第1電極108に到達する。この場合、p型半導体層106における正孔の抵抗が増大し、ひいては素子抵抗の増大を招く恐れがある。
[0059]
 これに対し、実施の形態4では、正孔電流は、p型半導体層106内を、層厚方向に移動し、抵抗の小さい金属層111を経由して第2電極109より取り出される。このため、実施の形態4では、本質的にp型半導体層106における抵抗を低減することができ、結果アバランシェフォトダイオードのCR帯域を拡大することができる。
[0060]
 また、金属層111の材料を適宜に設定することで、金属層111を反射ミラーとして用いることが可能となる。これにより、製造プロセスにおいて、別途に反射ミラーを形成する必要が無く、製造プロセスを増やすことなく、反射ミラーを組み込むことが可能となる。更に、例えば、転写基板107に予めレンズの構造を設けておけば、アバランシェフォトダイオードにレンズを集積することが可能となる。このことは、光レシーバを作製する上で、レンズを省略することで部品点数を削減することが可能となり、より容易な光レシーバ実装が可能になる。
[0061]
 以上に説明したように、本発明では、転写基板の側にp型半導体層を配置して素子上部にn型半導体層を配置し、このn型半導体層を増倍層より小さい面積にした。この結果、本発明によれば、Si系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することができるようになる。また、本発明によれば、素子動作の長期信頼性が確保可能となり、更に素子抵抗を低減することでCR帯域を拡大することができ、アバランシェフォトダイオードの高速化が実現できる。
[0062]
 なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、増倍層や光吸収層、電界制御層は、SiとGeの混晶から構成してもよいことは言うまでもない。
[0063]
 また、転写基板は、例えば光導波路を形成する目的で、よく知られたSOI(Silicon on insulator)基板を利用してもよい。また、転写基板は、放熱効率を極限まで高める目的でダイアモンドから構成してもよい。このようにすることで、アバランシェフォトダイオードの内部の温度上昇を抑えることが可能となり、素子性能を向上することができる。また、転写基板をSiCから構成すれば、一定の放熱性の向上と低コスト化を両立できることは言うまでもない。また、転写基板に対する転写における接合方法についても、フュージョン接合や表面活性化法、原子拡散法、金属接合など様々な接合方法が適用可能であり、これら接合方法によって本発明の一般性が失われることは無い。

符号の説明

[0064]
 101…成長基板、102…n型半導体層、103…増倍層、104…電界制御層、105…光吸収層、106…p型半導体層、107…転写基板、108…第1電極、109…第2電極、121…メサ。

請求の範囲

[請求項1]
 転写基板の上に形成されたp型の半導体からなるp型半導体層と、
 前記p型半導体層の上に形成されたゲルマニウムからなる光吸収層と、
 前記光吸収層の上に形成されたp型の半導体からなる電界制御層と、
 前記電界制御層の上に形成されたシリコンからなる増倍層と、
 前記増倍層の上に形成されたn型のシリコンからなるn型半導体層と
 を備えるアバランシェフォトダイオードの製造方法であって、
 前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層を成長基板の上に形成する第1工程と、
 前記成長基板の上に形成した前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写する第2工程と、
 前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写した後で、前記n型半導体層を前記増倍層より小さい面積に加工する第3工程と
 を備えることを特徴とするアバランシェフォトダイオードの製造方法。
[請求項2]
 請求項1記載のアバランシェフォトダイオードの製造方法において、
 前記第1工程は、前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層、前記p型半導体層をこれらの順に前記成長基板の上に形成し、
 前記第2工程は、
 前記p型半導体層を前記転写基板に貼り合わせることで、前記成長基板の上に形成した前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写する工程と、
 前記p型半導体層を前記転写基板に貼り合わせた後で前記成長基板を除去する工程とを含む
 ことを特徴とするアバランシェフォトダイオードの製造方法。
[請求項3]
 請求項1記載のアバランシェフォトダイオードの製造方法において、
 前記第1工程は、
 前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層をこれらの順に前記成長基板の上に形成する工程と、
 前記p型半導体層を前記転写基板の上に形成する工程とを含み、
 前記第2工程は、
 前記p型半導体層を前記光吸収層に貼り合わせることで、前記成長基板の上に形成した前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写する工程と、
 前記p型半導体層を前記光吸収層に貼り合わせた後で前記成長基板を除去する工程とを含む
 ことを特徴とするアバランシェフォトダイオードの製造方法。
[請求項4]
 請求項1~3のいずれか1項に記載のアバランシェフォトダイオードの製造方法において、
 前記n型半導体層を前記増倍層より小さい面積に加工した後で、前記n型半導体層の周囲の前記増倍層の上に絶縁層を形成する第4工程を更に備えることを特徴とするアバランシェフォトダイオードの製造方法。
[請求項5]
 請求項1~4のいずれか1項に記載のアバランシェフォトダイオードの製造方法において、
 前記光吸収層の前記p型半導体層の側にp型の領域を形成する工程を更に備えることを特徴とするアバランシェフォトダイオードの製造方法。
[請求項6]
 請求項1~5のいずれか1項に記載のアバランシェフォトダイオードの製造方法において、
 前記第2工程は、
 前記転写基板の上に金属層を形成する工程と、
 前記成長基板の上に形成した前記n型半導体層、前記増倍層、前記電界制御層、前記光吸収層を、前記金属層を形成した前記転写基板に転写する工程と
 を含むことを特徴とするアバランシェフォトダイオードの製造方法。
[請求項7]
 基板の上に形成されたp型の半導体からなるp型半導体層と、
 前記p型半導体層の上に形成されたゲルマニウムからなる光吸収層と、
 前記光吸収層の上に形成されたp型の半導体からなる電界制御層と、
 前記電界制御層の上に形成されたシリコンからなる増倍層と、
 前記増倍層の上に形成され、n型のシリコンからなり、前記増倍層より面積が小さいn型半導体層と
 を備えることを特徴とするアバランシェフォトダイオード。
[請求項8]
 請求項7記載のアバランシェフォトダイオードにおいて、
 前記n型半導体層の周囲の前記増倍層の上に形成された絶縁層を更に備えることを特徴とするアバランシェフォトダイオード。
[請求項9]
 請求項7または8記載のアバランシェフォトダイオードにおいて、
 前記光吸収層は、前記p型半導体層の側にp型の領域を含むことを特徴とするアバランシェフォトダイオード。
[請求項10]
 請求項7~9のいずれか1項に記載のアバランシェフォトダイオードにおいて、
 前記基板と前記p型半導体層との間に形成された金属層を更に備えることを特徴とするアバランシェフォトダイオード。

図面

[ 図 1A]

[ 図 1B]

[ 図 1C]

[ 図 1D]

[ 図 1E]

[ 図 1F]

[ 図 1G]

[ 図 1H]

[ 図 2]

[ 図 3A]

[ 図 3B]

[ 図 4]

[ 図 5A]

[ 図 5B]