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1. (WO2019066778) SOURCE/DRAIN DIFFUSION BARRIER FOR GERMANIUM NMOS TRANSISTORS
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公布号: WO/2019/066778 国际申请号: PCT/US2017/053474
公布日: 04.04.2019 国际申请日: 26.09.2017
国际专利分类:
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 29/417 (2006.01)
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
66
按半导体器件的类型区分的
68
只能通过对一个不通有待整流、放大或切换的电流的电极供给电流或施加电位方可进行控制的
76
单极器件
772
场效应晶体管
78
由绝缘栅产生场效应的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
66
按半导体器件的类型区分的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
40
按其电极特征区分的
41
以其形状、相对尺寸或位置为特征的
417
通有待整流、放大或切换电流的
申请人:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
发明人:
GLASS, Glenn A.; US
MURTHY, Anand S.; US
JAMBUNATHAN, Karthik; US
BOMBERGER, Cory C.; US
GHANI, Tahir; US
KAVALIEROS, Jack T.; US
CHU-KUNG, Benjamin; US
SUNG, Seung Hoon; US
CHOUKSEY, Siddharth; US
代理人:
ALBANEZE, Michael J.; US
优先权数据:
标题 (EN) SOURCE/DRAIN DIFFUSION BARRIER FOR GERMANIUM NMOS TRANSISTORS
(FR) BARRIÈRE DE DIFFUSION SOURCE/DRAIN POUR TRANSISTORS NMOS AU GERMANIUM
摘要:
(EN) Integrated circuit transistor structures are disclosed that reduce n-type dopant diffusion, such as phosphorous or arsenic, from the source region and the drain region of a germanium n-MOS device into adjacent shallow trench isolation (STI) regions during fabrication. The n-MOS transistor device may include at least 75% germanium by atomic percentage. In an example embodiment, the structure includes an intervening diffusion barrier deposited between the n-MOS transistor and the STI region to provide dopant diffusion reduction. In some embodiments, the diffusion barrier may include silicon dioxide with carbon concentrations between 5 and 50% by atomic percentage. In some embodiments, the diffusion barrier may be deposited using chemical vapor deposition (CVD), atomic layer deposition (ALD), or physical vapor deposition (PVD) techniques to achieve a diffusion barrier thickness in the range of 1 to 5 nanometers.
(FR) L'invention concerne des structures de transistor pour circuit intégré qui réduisent la diffusion de dopant de type N, telle que le phosphore ou l'arsenic, depuis la région de source et la région de drain d'un dispositif N-MOS au germanium dans des régions d'isolation de tranchée peu profonde (STI) adjacentes pendant la fabrication. Le dispositif à transistor N-MOS peut comprendre au moins 75 % de germanium en pourcentage atomique. Dans un exemple de mode de réalisation, la structure comprend une barrière de diffusion intermédiaire déposée entre le transistor N-MOS et la région STI en vue de réaliser une réduction de la diffusion de dopant. Dans certains modes de réalisation, la barrière de diffusion peut comprendre du dioxyde de silicium avec des concentrations de carbone comprises entre 5 et 50 % en pourcentage atomique. Dans certains modes de réalisation, la barrière de diffusion peut être déposée en utilisant le dépôt chimique en phase vapeur (CVD), le dépôt de couche atomique (ALD) ou des techniques de dépôt physique en phase vapeur (PVD) afin d'obtenir une épaisseur de barrière de diffusion dans la plage de 1 à 5 nanomètres.
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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非洲知识产权组织 (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
公布语言: 英语 (EN)
申请语言: 英语 (EN)