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1. (WO2019049980) RECONFIGURATION CIRCUIT
Document

明 細 書

発明の名称 再構成回路

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008  

先行技術文献

特許文献

0009  

発明の概要

発明が解決しようとする課題

0010   0011   0012  

課題を解決するための手段

0013  

発明の効果

0014  

図面の簡単な説明

0015  

発明を実施するための形態

0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116  

符号の説明

0117  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30  

明 細 書

発明の名称 : 再構成回路

技術分野

[0001]
 本発明は、論理回路が再構成可能な再構成回路に関する。

背景技術

[0002]
 プログラマブル論理集積回路(再構成回路とも呼ぶ)は、内部の設定情報を書き換えることにより、様々な論理回路を再構成できる。図29は、一般的な再構成回路100の回路図である。再構成回路100は、複数の再構成回路101(以下、LB:Logic Block)と、複数のルーティング部102(以下、RB:Routing Block)とを備える。LBは、ルックアップテーブル(以下、LUT:Lookup Table)とフリップフロップFF(Flip-Flop)とを含む。RBは、LBへの入出力信号の切り替えとLB間の信号パスの切り替えとを行う。
[0003]
 構成可能な論理数(再構成回路の回路規模)は、ある程度の規模のLBおよびRBを有する論理ブロック(以下、CLB:Configurable Logic Block)を設計することによって調整できる。そして、相互接続するように並べられるCLBの数を調整することによって、顧客ニーズに合わせて異なる回路規模の再構成回路を含む半導体チップを製造できる。画像処理や通信などの分野では、再構成回路を含む様々な半導体チップが開発されている。
[0004]
 これまでに、パストランジスタやSRAM(Static Random Access Memory)を含むSRAMスイッチが再構成回路やCLBとして開発されてきた。しかしながら、一般的なSRAMでは、トランジスタとメモリとが同じ層に形成されるため、チップ面積が大きくなるという問題点があった。
[0005]
 特許文献1には、抵抗変化素子を含むクロスバースイッチと、クロスバースイッチにより論理構成する論理回路とを有するプログラマブル論理集積回路について開示されている。特許文献1の回路によれば、抵抗変化素子を用いることによってトランジスタとメモリとを異なる層に形成できるため、チップ面積を低減できる。
[0006]
 また、抵抗変化素子そのものではく、複数の演算器を装置内に構成し、冗長性を得ることによって装置の信頼性を向上させる技術がある。
[0007]
 特許文献2には、演算処理装置内に2つの同一の演算器を持ち、同時に異なるオペランド入力データに対する演算処理が可能な演算処理装置について開示されている。
[0008]
 特許文献3には、画像信号源からの画像値をフレームメモリに順次格納するとともに、フレームメモリに記憶された画像値をフレームメモリへの書き込み速度よりも速い速度で順次読み出して表示装置に表示させる画像処理装置について開示されている。

先行技術文献

特許文献

[0009]
特許文献1 : 国際公開第2017/038095号
特許文献2 : 特開平09-305423号公報
特許文献3 : 特開平01-017096号公報

発明の概要

発明が解決しようとする課題

[0010]
 特許文献1のように、抵抗変化素子を用いる再構成回路においては、図30のように、時間の経過に伴って、セット状態(低抵抗状態)からオフ状態(高抵抗状態)に遷移し、保持不良が発生する可能性がある。例えば、スイッチ状態を書き換えてアプリケーションパターンを再構成回路上に実装したチップを製品に組み込んで出荷することが想定される。このような場合、チップ内のLUT用メモリとして使用されるクロスバースイッチを構成するスイッチ素子に保持不良が発生すると、LUT用メモリとしてのデータが消失して論理演算ができなくなる。その結果、チップとしてもアプリケーション動作をしなくなる可能性があった。
[0011]
 特許文献2および特許文献3の装置は、素子の経年劣化によって発生した不具合を検知することは可能である。しかし、特許文献2および特許文献3の装置では、不具合が発生した回路ブロックは正常に動作しなくなるため、他の回路ブロックでの代替処理への切り替え処理によるアプリケーションの中断や、不具合発生前後でチップとしての性能劣化が起こり得る。性能劣化を引き起こさない連続動作を保障するには、少なくとも3重冗長した回路を並列に同時動作させることが必要で回路面積のオーバーヘッドが大きくなってしまう。
[0012]
 本発明の目的は、上述した課題を解決し、冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装しつつ、少ない回路オーバーヘッドで冗長性を持たせて継続的なアプリケーション動作を可能とする再構成回路を提供することにある。

課題を解決するための手段

[0013]
 本発明の一態様の再構成回路は、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択して出力するマルチプレクサとによって構成される第1のルックアップテーブルと、クロスバーメモリとマルチプレクサとによって構成される第2のルックアップテーブルと、第1のルックアップテーブルの出力ノードと、第2のルックアップテーブルの出力ノードとに接続され、第1のルックアップテーブルの出力ノードと第2のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える。

発明の効果

[0014]
 本発明によれば、冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装しつつ、少ない回路オーバーヘッドで冗長性を持たせて継続的なアプリケーション動作を可能とする再構成回路を提供することが可能になる。

図面の簡単な説明

[0015]
[図1] 本発明の第1の実施形態に係る再構成回路の構成を示すブロック図である。
[図2] 本発明の第1の実施形態に係る再構成回路に構成されるルックアップテーブル(LUT:Lookup Table)の構成を示すブロック図である。
[図3] 本発明の第1の実施形態に係る再構成回路に含まれるLUTのクロスバーメモリを構成するためのクロスバースイッチ回路のスイッチセルに含まれる抵抗変化素子の構成を示す概念図である。
[図4] 本発明の第1の実施形態に係る再構成回路に含まれるLUTのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルに含まれる抵抗変化素子のシンボリック表現である。
[図5] 本発明の第1の実施形態に係る再構成回路に含まれるLUTのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルに含まれる抵抗変化素子の抵抗状態の変化に関するテーブルである。
[図6] 本発明の第1の実施形態に係る再構成回路に含まれるLUTのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルのシンボリック表現である。
[図7] 本発明の第1の実施形態に係る再構成回路に含まれるLUTのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルの接続を示す回路図である。
[図8] 本発明の第1の実施形態に係る再構成回路に含まれるLUTのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルの構成を示す概念図である。
[図9] 本発明の第1の実施形態に係る再構成回路に含まれるクロスバースイッチ回路と切換え制御回路との接続状態を示す回路図である。
[図10] 本発明の第1の実施形態に係る再構成回路に構成されるLUTのクロスバーメモリを構成するクロスバースイッチ回路のインターフェースの構成を示す概念図である。
[図11] 本発明の第1の実施形態に係る再構成回路に構成されるLUTのクロスバーメモリを構成するクロスバースイッチ回路のインターフェースの構成を示す概念図である。
[図12] 本発明の第1の実施形態に係る再構成回路に構成されるLUTの構成を示す概念図である。
[図13] 本発明の第1の実施形態に係る再構成回路の構成を示す概念図である。
[図14] 本発明の第1の実施形態に係る再構成回路の動作(ノーマルモード)に関する概念図である。
[図15] 本発明の第1の実施形態に係る再構成回路の動作(高信頼モード)に関する概念図である。
[図16] 本発明の第1の実施形態に係る再構成回路の動作(高信頼モード)において冗長化されたスイッチセルについて説明するための回路図である。
[図17] 本発明の第1の実施形態に係る再構成回路に含まれるLUTを含むロジックセル(以下、CLB:Configurable Logic Block)を並べて構成した大規模論理集積回路の概念図である。
[図18] スイッチセルを冗長化させたクロスバースイッチ回路を用いるLUTを示す概念図である。
[図19] スイッチセルを冗長化させたクロスバースイッチ回路を用いてLUTを高信頼化する例を示す概念図である。
[図20] 2つのクロスバースイッチ回路を連結して冗長化させたLUTを示す概念図である。
[図21] 本発明の第2の実施形態に係る再構成回路の構成を示すブロック図である。
[図22] 本発明の第2の実施形態に係る再構成回路に構成されるルックアップテーブル(LUT:Lookup Table)の構成を示すブロック図である。
[図23] 本発明の第2の実施形態に係る再構成回路に含まれるクロスバースイッチ回路と切換え制御回路との接続状態を示す回路図である。
[図24] 本発明の第2の実施形態に係る再構成回路に構成されるLUTの構成を示す概念図である。
[図25] 本発明の第2の実施形態に係る再構成回路の構成を示す概念図である。
[図26] 本発明の第2の実施形態に係る再構成回路の動作(ノーマルモード)に関する概念図である。
[図27] 本発明の第2の実施形態に係る再構成回路の動作(高信頼モード)に関する概念図である。
[図28] 本発明の第2の実施形態に係る再構成回路の動作(高信頼モード)において冗長化されたスイッチセルについて説明するための回路図である。
[図29] 一般的な再構成回路の構成を示す回路図である。
[図30] 一般的なクロスバースイッチ回路において保持不良が発生してLUT用メモリデータの一部が消失する例を示す概念図である。

発明を実施するための形態

[0016]
 以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。また、図面中の矢印の向きは、信号の向きの一例を示すものであり、信号の向きを限定するものではない。
[0017]
 (第1の実施形態)
 まず、本発明の第1の実施形態に係る再構成回路について図面を参照しながら説明する。本実施形態の再構成回路には、少なくとも二つのルックアップテーブル(以下、LUT:Lookup Table)が構成される。
[0018]
 (構成)
 図1は、本実施形態の再構成回路に構成される再構成回路1の構成を示すブロック図である。図1のように、再構成回路1は、第1のLUT10-1、第2のLUT10-2、スイッチ17を備える。第1のLUT10-1の出力ノード(第1の出力ノード15-1)と、第2のLUT10-2の出力ノード(第2の出力ノード15-2)とは、スイッチ17を介して互いに接続される。
[0019]
 以下において、第1のLUT10-1と第2のLUT10-2とを区別しない場合は、LUT10と記載する。本実施形態の再構成回路には、クロスバースイッチ回路を用いてLUT10を構成させる。また、本実施形態の再構成回路に含まれるクロスバースイッチ回路のクロスポイントを接続するスイッチセルには抵抗変化素子が含まれる。
[0020]
 第1のLUT10-1は、第1の出力ノード15-1を介して信号を出力する。第1のLUT10-1は、第1の出力ノード15-1を介してスイッチ17に接続される。また、第2のLUT10-2は、第2の出力ノード15-2を介して信号を出力する。第2のLUT10-2は、第2の出力ノード15-2を介してスイッチ17に接続される。
[0021]
 スイッチ17は、第1の出力ノード15-1を介して第1のLUT10-1に接続されるとともに、第2の出力ノード15-2を介して第2のLUT10-2に接続される。スイッチ17は、極性の異なる二つの半導体素子を組み合わせた相補型素子の構成を有する。例えば、スイッチ17は、NMOS(N-type Metal-Oxide-Semiconductor)とPMOS(P-type Metal-Oxide-Semiconductor)とを組み合わせた選択トランジスタによって実現される。
[0022]
 言い換えると、スイッチ17は、第1のLUT10-1の第1の出力ノード15-1と、第2のLUT10-2の第2の出力ノード15-2とに接続される。スイッチ17は、第1のLUT10-1の第1の出力ノード15-1と、第2のLUT10-2の第2の出力ノード15-2とを電気的に導通もしくは非導通の状態に切り替える。
[0023]
 図2は、LUT10の構成を示すブロック図である。図2のように、LUT10は、クロスバーメモリ11と、マルチプレクサ13とを含む。なお、図2には、クロスバーメモリ11とマルチプレクサ13とを一つずつしか図示していないが、LUT10には、任意の数のクロスバーメモリ11とマルチプレクサ13とを組み合わせて構成できる。
[0024]
 クロスバーメモリ11は、クロスバースイッチ回路を用いて構成される記憶回路である。言い換えると、クロスバーメモリ11は、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成される。例えば、クロスバーメモリ11は、2入力・K出力のクロスバースイッチ回路12によって構成される(K:自然数)。
[0025]
 マルチプレクサ13は、クロスバーメモリ11から出力される複数の信号を入力とし、入力された信号のいずれかを選択して出力する選択回路である。言い換えると、マルチプレクサ13は、クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを選択制御信号(図示しない)に応じて出力ノード15に出力する。例えば、マルチプレクサ13は、複数の相補型素子を多段に組み合わせて構成できる。本実施形態においては、p型金属酸化膜半導体素子(PMOS)とn型金属酸化膜半導体素子(NMOS)とを含む相補型素子を例示する。
[0026]
 すなわち、本実施形態の再構成回路1は、クロスバーメモリ11が構成されるクロスバースイッチ回路12と、クロスバースイッチ回路に接続されたマルチプレクサ13と、少なくとも二つのLUT10の出力ノード15に接続されたスイッチ17とを備える。LUT10は、クロスバースイッチ回路を用いて構成されるクロスバーメモリ11とマルチプレクサ13とによって構成される。
[0027]
 スイッチ17は、オン状態の場合、第1のLUT10-1が構成されるクロスバーメモリ11に含まれる一つのノードと、第2のLUT10-2が構成されるクロスバーメモリ11に含まれる一つのノードとを電気的に接続する。スイッチ17は、オフ状態の場合、前記第1のLUT10-1と第2のLUT10-2との電気的な接続を切断する。
[0028]
 〔抵抗変化素子〕
 ここで、本実施形態の再構成回路に含まれるクロスバースイッチ回路に含まれる抵抗変化素子について説明する。図3は、本実施形態の再構成回路に含まれるクロスバースイッチ回路を構成するスイッチセルに含まれる抵抗変化素子50の構成を示す概念図である。図4は、抵抗変化素子50のシンボリック表現である。
[0029]
 図3のように、抵抗変化素子50は、第1の配線層51(T1とも記載する)と、固体電解質層52(ICとも記載する)と、第2の配線層53(T2とも記載する)とを含む。固体電解質層52は、金属イオンを含有し、第1の配線層51と第2の配線層53との間に配置される。抵抗変化素子50は、第1の配線層51および第2の配線層53の両端子に、順バイアスまたは逆バイアスを印加することによって抵抗値を変えることができる。
[0030]
 抵抗変化素子50には、一定以上の電圧を所定時間印加することによって抵抗が変化し、かつ変化した抵抗を保持できるものを用いる。例えば、抵抗変化素子50としては、遷移金属酸化物を用いたReRAM(Resistance Random Access Memory)や、イオン伝導体を用いたNanoBridge(登録商標)などを用いることができる。
[0031]
 また、抵抗変化素子50は、抵抗を変化させるための電圧の印加方向に極性を有する2つのバイポーラ型の抵抗変化素子を含むものでもよい。この場合、抵抗変化素子50は、2つのバイポーラ型の抵抗変化素子を対向して直列に接続し、かつ2つのスイッチの接続点にスイッチ(トランジスタ)が配置されている構成が好ましい。なぜならば、このような構成を有する抵抗変化素子50は、信号を継続的に通過させて使用する際のディスターブ耐性が高いためである。また、抵抗変化素子50は、電界などの印加によってイオンが自由に動くことのできる固体(イオン伝導体)中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子であってもよい。
[0032]
 上述の抵抗変化素子50は、抵抗の変化量が大きいので、電極間を信号が通過するかしないかを区別できるスイッチ素子として使用できる。抵抗変化素子50に用いられる固体電解質層52は、第1の配線層51からは金属イオンを受け取るが、第2の配線層53からは金属イオンを受け取らない。その結果、抵抗変化素子50の両端子への印加電圧の極性が変化することによって固体電解質層52の抵抗値が大きく変化し、第1の配線層51と第2の配線層53との間の導通状態を制御できる。
[0033]
 図5は、抵抗変化素子50の両端子への印加電圧と抵抗状態との対応関係を示すテーブル500である。第1の配線層51に対して第2の配線層53よりも高い電圧を印加する(順バイアス)と、抵抗変化素子50は低抵抗状態(オン)となる。第2の配線層53に対して第1の配線層51よりも高い電圧を印加する(逆バイアス)と、抵抗変化素子50は高抵抗状態(オフ)となる。例えば、低抵抗状態(オン)と高抵抗状態(オフ)の抵抗値の比は10の5乗よりも大きくなるように設定される。
[0034]
 〔スイッチセル〕
 図6は、本実施形態の再構成回路を実現するためのクロスバースイッチ回路のクロスポイントに配置されるスイッチセル120のシンボリック表現である。スイッチセル120は、第1の抵抗変化素子125-1と、第2の抵抗変化素子125-2と、選択トランジスタ126とを含む。
[0035]
 第1の抵抗変化素子125-1は固体電解質層152-1を含み、第2の抵抗変化素子125-2は固体電解質層152-2を含む。第1の抵抗変化素子125-1および第2の抵抗変化素子125-2のそれぞれは、図3の抵抗変化素子50の構造を有する。
[0036]
 すなわち、スイッチセル120は、1つのトランジスタ(選択トランジスタ126)と、2つの対となる抵抗変化素子(第1の抵抗変化素子125-1と第2の抵抗変化素子125-2)とを用いた相補型(1T2R)構造のスイッチセルである。
[0037]
 第1の抵抗変化素子125-1および第2の抵抗変化素子125-2の一方の電極は、相互に接続されて共通化されたノード(以下、共通ノード127)を形成する。共通ノード127は、選択トランジスタ126の一方の拡散層(ソースまたはドレイン)に接続される。
[0038]
 第1の抵抗変化素子125-1の他方の電極TR1は第1の信号線に接続される。第1の抵抗変化素子125-1の抵抗値は、電極TR1および共通ノード127に印加する電圧に応じて変化する。一方、第2の抵抗変化素子125-2の他方の電極TR2は第2の信号線に接続される。第2の抵抗変化素子125-2の抵抗値は、電極TR2および共通ノード127に印加する電圧に応じて変化する。
[0039]
 選択トランジスタ126は、一般的なトランジスタで構成できる。選択トランジスタ126の拡散層の一方(ソースまたはドレイン)は、共通ノード127に接続される。選択トランジスタ126の拡散層の他方(ドレインまたはソース)の電極TSは、後述する書き込み制御線SVに接続される。選択トランジスタ126のゲート電極TGは、後述する書き込み制御線GHに接続される。
[0040]
 まとめると、スイッチセル120は、印加する電圧に応じて抵抗状態を切り替えることができる第1の抵抗変化素子125-1および第2の抵抗変化素子125-2、少なくとも一つの選択トランジスタ126を含む。第1の抵抗変化素子125-1の一方の端子と、第2の抵抗変化素子125-2の一方の端子とは、選択トランジスタ126の拡散層の一方に接続される。例えば、第1の抵抗変化素子125-1および第2の抵抗変化素子125-2は、バイポーラ型の抵抗変化素子であり、抵抗変化極性が対向するように配置される。例えば、第1の抵抗変化素子125-1および第2の抵抗変化素子125-2は、イオン電導性の固体電解質層を含む。
[0041]
 図7は、スイッチセル120と各配線との接続関係を示す回路図である。スイッチセル120は、クロスバースイッチ回路12のスイッチとして用いられる。図7において、スイッチセル120は、x方向(第1の方向とも呼ぶ)に沿った配線である信号線RH[k]と、y方向(第2の方向とも呼ぶ)に沿った配線である信号線RV[j]と、のクロスポイント近傍に配置される(j、k:自然数)。
[0042]
 電極TR1は、信号線RH[k]と接続される。第2の抵抗変化素子125-2の電極TR2は、信号線RV[j]と接続される。すなわち、信号線RV[j]および信号線RH[k]は、それぞれ、第1の抵抗変化素子125-1と第2の抵抗変化素子125-2との間で共有されていない方の電極に接続される。
[0043]
 選択トランジスタ126のゲート電極TGには、書き込み制御線GH[k]が接続される。第1の抵抗変化素子125-1および第2の抵抗変化素子125-2が接続されていない側の拡散層(ドレイン、またはソース)の電極TSには、書き込み制御線SV[j]が接続される。後述するが、書き込み制御線GH[k]および書き込み制御線SV[j]は、信号線RH[k]および信号線RV[j]とは独立に配線し、配線する方向に位置する他のスイッチとの間で共有される。
[0044]
 図8は、図6および図7に示すスイッチセル120の立体的な模式図である。
[0045]
 共通ノード127は、ビア128-1を介して固体電解質層152-1に接続されるとともに、ビア128-2を介して固体電解質層152-2に接続される。また、共通ノード127は、ビア128-3と電極129を介して選択トランジスタ126の拡散層の一方(ソースまたはドレイン)に接続される。
[0046]
 信号線RH[k]は、電極TR1の+z方向に位置する。信号線RH[k]と電極TR1とは、ビア128-4を介して電気的に接続される。信号線RV[j]は、同一のxy平面内で電極TR2と電気的に接続される。電極TR1と電極TR2とは、同一のxy平面内に位置する。
[0047]
 〔クロスバースイッチ回路〕
 次に、図9を参照しながら、本実施形態のクロスバーメモリ11を実現するためのクロスバースイッチ回路12について説明する。図9は、クロスバースイッチ回路12の回路図である。
[0048]
 図9に示すクロスバースイッチ回路12は、J入力・K出力の信号切り替え用のクロスバースイッチ回路である(J、K:自然数)。図9には、抵抗変化素子を書き換える際(書き込み時)に、書き込み用の電源ソース(PS:Power Source)からの供給電圧・電流源を制御するための制御トランジスタや制御用配線も含めて図示している。なお、図9に示す回路構成は、クロスバースイッチ回路12の構成の一部を概念的に図示したものであり、全てを表すものではない。また、本実施形態の再構成回路1を実現するためのクロスバースイッチ回路12は、図9に示す素子や信号線の数に限定されない。
[0049]
 クロスバースイッチ回路12は、スイッチセル120-1~9を含む。スイッチセル120-1~9のそれぞれは、スイッチ素子を含む。なお、本実施形態においては、一対の抵抗変化素子をスイッチ素子として用いる例について説明する。また、これ以降、スイッチセル120-1~9を区別しない場合は、末尾のハイフンおよび番号を省略してスイッチセル120と記載する。
[0050]
 スイッチセル120-1~3は、x方向(第1の方向とも呼ぶ)の配線である書き込み制御線GH[k-1](第1の書き込み制御線とも呼ぶ)および信号線RH[k-1](第1の配線とも呼ぶ)を共有する。書き込み制御線GH[k-1]と信号線RH[k-1]とは、互いに独立した配線である。信号線RH[k-1]は、スイッチセル120-1~3に接続される第1制御トランジスタ121aの一方の拡散層と接続される。第1制御トランジスタ121aの他方の拡散層には、電源線PS[0](第1の電源線とも呼ぶ)が接続される。第1制御トランジスタ121aのゲート電極には、書き込み制御線GSH[k-1](第2の書き込み制御線とも呼ぶ)が接続される。書き込み制御線GSH[k-1]は、スイッチセル120-1~3に含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
[0051]
 スイッチセル120-4~6は、x方向の配線である書き込み制御線GH[k]および信号線RH[k]を共有する。書き込み制御線GH[k]と信号線RH[k]とは、互いに独立した配線である。信号線RH[k]は、スイッチセル120-4~6に接続される第1制御トランジスタ121bの一方の拡散層と接続される。第1制御トランジスタ121bの他方の拡散層には、電源線PS[0]が接続される。第1制御トランジスタ121bのゲート電極には、書き込み制御線GSH[k]が接続される。書き込み制御線GSH[k]は、スイッチセル120-4~6に含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
[0052]
 スイッチセル120-7~9は、x方向の配線である書き込み制御線GH[k+1]および信号線RH[k+1]を共有する。書き込み制御線GH[k+1]と信号線RH[k+1]とは、互いに独立した配線である。信号線RH[k+1]は、スイッチセル120-7~9に接続される第1制御トランジスタ121cの一方の拡散層と接続される。第1制御トランジスタ121cの他方の拡散層には、電源線PS[0]が接続される。第1制御トランジスタ121cのゲート電極には、書き込み制御線GSH[k+1]が接続される。書き込み制御線GSH[k+1]は、スイッチセル120-7~9に含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
[0053]
 スイッチセル120-1、4、7は、y方向(第2の方向とも呼ぶ)の配線である書き込み制御線SV[j-1](第2の書き込み制御線とも呼ぶ)および信号線RV[j-1](第2の配線とも呼ぶ)を共有する。書き込み制御線SV[j-1]と信号線RV[j-1]とは、互いに独立した配線である。書き込み制御線SV[j-1]は、スイッチセル120-1、4、7に接続される第2制御トランジスタ122aの一方の拡散層と接続される。第2制御トランジスタ122aの他方の拡散層には、電源線PS[1](第2の電源線とも呼ぶ)が接続される。第2制御トランジスタ122aのゲート電極には、ドライバ制御線PGV[j-1]が接続される。さらに、信号線RV[j-1]は、スイッチセル120-1、4、7に接続される第3制御トランジスタ123aの一方の拡散層と接続される。第3制御トランジスタ123aの他方の拡散層には、電源線PS[2](第3の電源線とも呼ぶ)が接続される。第3制御トランジスタ123aのゲート電極には、ドライバ制御線PGV[j-1]が接続される。
[0054]
 スイッチセル120-2、5、8は、y方向の配線である書き込み制御線SV[j]および信号線RV[j]を共有する。書き込み制御線SV[j]と信号線RV[j]とは、互いに独立した配線である。書き込み制御線SV[j]は、スイッチセル120-2、5、8に接続される第2制御トランジスタ122bの一方の拡散層と接続される。第2制御トランジスタ122bの他方の拡散層には、電源線PS[1]が接続される。第2制御トランジスタ122bのゲート電極には、ドライバ制御線PGV[j]が接続される。さらに、信号線RV[j]は、スイッチセル120-2、5、8に接続される第3制御トランジスタ123bの一方の拡散層と接続される。第3制御トランジスタ123bの他方の拡散層には、電源線PS[2]が接続される。第3制御トランジスタ123bのゲート電極には、ドライバ制御線PGV[j]が接続される。
[0055]
 スイッチセル120-3、6、9は、y方向の配線である書き込み制御線SV[j+1]および信号線RV[j+1]を共有する。書き込み制御線SV[j+1]と信号線RV[j+1]とは、互いに独立した配線である。書き込み制御線SV[j+1]は、スイッチセル120-3、6、9に接続される第2制御トランジスタ122cの一方の拡散層と接続される。第2制御トランジスタ122cの他方の拡散層には、電源線PS[1]が接続される。第2制御トランジスタ122cのゲート電極には、ドライバ制御線PGV[j+1]が接続される。さらに、信号線RV[j+1]は、スイッチセル120-3、6、9に接続される第3制御トランジスタ123cの一方の拡散層と接続される。第3制御トランジスタ123cの他方の拡散層には、電源線PS[2]が接続される。第3制御トランジスタ123cのゲート電極には、ドライバ制御線PGV[j+1]が接続される。
[0056]
 図10は、J入力・K出力のクロスバースイッチ回路12を一つのブロックとし、入出力インターフェースを示す概念図である。図10のように、x方向に対応する一方の辺に信号線RVおよびドライバ制御線PGVが配置される。また、y方向に対応する一方の辺に書き込み制御線GH、書き込み制御線GSHおよび電源線PSが配置され、他方の辺に信号線RHが配置される。なお、図10に示すクロスバーの概念図は、例示であり、本発明の範囲を限定するものではない。
[0057]
 図11は、メモリ用に修正されたクロスバースイッチ回路(クロスバーメモリ11)の入出力インターフェースを示す概念図である。図11のように、x方向に対応する一方の辺に、電源レベル(VDD)またはグランドレベル(GND)のそれぞれが入力される信号線RVと、ドライバ制御線PGVとが配置される。また、y方向に対応する一方の辺に書き込み制御線GH、書き込み制御線GSHおよび電源線PSが配置され、他方の辺に信号線RHが配置される。
[0058]
 クロスバーメモリ11は、クロスバースイッチ構成の2つのRVポートに対して、電源レベル(以下、VDD)とグランドレベル(以下、GND)とをそれぞれ入力することによってメモリとして機能させることができる。VDDまたはGNDのスイッチセルをオン状態にすることによって、クロスバーメモリ11の出力ノードの出力レベルをVDDまたはGNDに制御できる。
[0059]
 図12は、LUT10の構成を示す概念図である。LUT10は、クロスバーメモリ11からの出力をマルチプレクサ13の入力ポートと接続することによって実装される。図12の例では、クロスバーメモリ11からの出力ノード(K=2^N)は、N入力のマルチプレクサ13のN^2個の入力ノードに接続されて1つのLUTとして機能する(N、K:自然数)。
[0060]
 マルチプレクサ13は、複数の相補型素子(スイッチ130)を組み合わせた構成を有する。図12には、一対のCMOSおよびNMOSを並列に接続したスイッチ130-1~6を組み合わせる例を示す。なお、図12においては、6個のスイッチ130-1~6を組み合わせ、2入力する例を示すが、スイッチ130や入力の数は、構成する論理回路の規模に応じて設定される。なお、図12およびこれ以降の図面においては、スイッチ130-1~6のCMOSおよびNMOSのゲート電極に接続されるゲート線を省略している。
[0061]
 〔再構成回路〕
 図13は、本実施形態の再構成回路1の構成を示す概念図である。本実施形態においては、相補型素子(スイッチ17)を介して、図11のLUT10の出力ノード15を接続する例を示す。なお、図13およびこれ以降の図面においては、スイッチ17のCMOSおよびNMOSのゲート電極に接続されるゲート線を省略している。
[0062]
 再構成回路1は、スイッチ17をオン・オフすることによって、モードを切り替えることができる。スイッチ17がオフの状態(ノーマルモード)では、第1の出力ノード15-1と第2の出力ノード15-2とは短絡されない。一方、スイッチ17がオンの状態(高信頼モード)では、第1の出力ノード15-1と第2の出力ノード15-2とが短絡される。
[0063]
 図14のように、スイッチ17がオフの状態(ノーマルモード)では、第1のLUT10-1と第2のLUT10-2とが互いに独立して異なる論理演算を実行する。そのため、第1の出力ノード15-1からは第1のLUT10-1の演算結果が出力され、第2の出力ノード15-2からは第2のLUT10-2の演算結果が出力される。
[0064]
 ノーマルモードを用いる場合、第1のLUT10-1と第2のLUT10-2とに対して異なる論理演算をさせる。この場合、それぞれのLUT10に対して所望のメモリ状態と入力信号の選択を行い、所望のアプリケーションを動作させる。その結果、ノーマルモードでは、LUTの使用効率が高く、高密度で論理を実装できるため、電力や遅延に関して高い性能が得られる。
[0065]
 一方、図15のように、スイッチ17がオンの状態(高信頼モード)では、スイッチ17が短絡される。再構成回路1は、第1のLUT10-1と第2のLUT10-2とが同じ論理演算を実行する。そのため、冗長化された第1のLUT10-1および第2のLUT10-2によって演算された同じ演算結果が第1の出力ノード15-1および第2の出力ノード15-2から出力される。言い換えると、高信頼モードでは、同じ論理演算を実行する二つのLUTが冗長化された高信頼LUT110が形成される。
[0066]
 高信頼モードを用いて第1のLUT10-1と第2のLUT10-2とに対して同じ論理演算をさせる場合は、スイッチ17をオン状態にして、2つのLUTを相互に接続する。このとき、2つのLUT10のメモリ状態と入力信号とを同一にして1つのLUTとして動作させ、所望のアプリケーションを動作させる。その結果、高信頼モードでは、抵抗変化素子50の保持不良に対して高い信頼性が得られる。
[0067]
 スイッチ17のオン・オフは、例えば、チップのIO(Input Output)ピンによって制御できる。また、スイッチ17のオン・オフは、例えば、スイッチ17ごとにオン・オフ状態を保持するメモリを用意して制御してもよい。
[0068]
 図16に示すように、2つの異なるLUT10(図15)の内部の各ノードは、マルチプレクサ13を構成するスイッチ130を介して、クロスバーメモリ11の内部の対応するスイッチセル120と電気的に接続される。LUT10(図15)の内部の1つのノードは、オン状態にある2つのスイッチセル120を介して、VDDにプルアップされるか、GNDにプルダウンされる。このため、同一のノードに対応する1つのスイッチセルが保持不良を起こして状態が遷移しても、ノードの電位は同じ状態を保つことができる。例えば、150度の温度で10年間保管した場合の抵抗変化素子の保持不良率が10の6乗分の1であった場合、回路が誤動作する確率は、冗長化前は10の6乗分の1であったのに対して、冗長化によって10の12乗分の1まで向上させることができる。
[0069]
 また、図17に示すように、複数の再構成回路1(以下、CLB:Configurable Logic Block)を並べて相互に接続することによって、より大規模の再構成回路1000(集積回路とも呼ぶ)を構成できる。例えば、複数のCLBに含まれる複数のスイッチ17のオン・オフ状態を共有し、1つのメモリを構成できる。このように構成したメモリは、多重に冗長化されて信頼性が高い。ただし、図17のように再構成回路1を多重化させる場合、それぞれの再構成回路1に含まれるクロスバーメモリ11の書き込み制御線は共有化させる。複数のCLBに含まれる複数のスイッチ17でオン・オフ状態を共有させれば、1つのメモリを使って制御できる。なお、複数のCLBに含まれる複数のスイッチでオン・オフ状態を共有させる場合は、冗長化されたメモリを用いることが望ましい。
[0070]
 以上のように、本実施形態においては、相補型素子を含むスイッチで二つのLUTの出力ノードを接続する。論理実装密度や電力特性、遅延特性を優先するアプリケーションを効率よく実装する場合には、スイッチをオフ状態にし、それぞれのLUTを異なる論理演算回路として利用する。一方、信頼性を優先するアプリケーションを実装する場合は、スイッチをオン状態にするとともに、スイッチによって接続される二つのLUT間において、LUTメモリの状態と、LUT内のマルチプレクサへの入力信号を同じにする。その結果、一方のLUTに含まれるスイッチセルに保持不良が発生して高抵抗状態に遷移しても、他方のLUTで使われているスイッチセルによってプルダウンまたはプルアップされるため、不具合なくロジック動作をさせることができる。
[0071]
 また、2つの4入力LUTでは、クロスバースイッチ回路に2×(16×2+16+4)個のトランジスタ、マルチプレクサに、2×(32+16+8+4)個のトランジスタを必要とするため、合計224個のトランジスタを使用する。PMOSとNMOSを1つずつ用いたスイッチを1つ追加することによるフットプリントの面積オーバーヘッドは、LUTに使用するトランジスタ数で単純化して換算すると1%以下である。このため、相補型素子を含むスイッチを1つ追加しても、スイッチがない場合と比べてアプリケーションを実装させて動作させた際のパフォーマンス(電力・遅延)の劣化は1%以下となる。
また、高信頼性が要求される用途においては、同一チップでスイッチパターン(コンフィギュレーションパターン)を変えるだけで対応できる。さらに、アプリケーション動作に必要な回路面積、すなわちアプリケーション動作に必要なCLB数とCLBの面積との積を2倍に抑えることができる。
[0072]
 以上のように、本実施形態の再構成回路は、単一の回路でありながら、二つの用途を実装できる。一つは、冗長ビットを持たない再構成可能回路としてアプリケーションを高密度に実装する用途である。もう一つは、抵抗変化素子が保持不良を起こした場合であっても継続的にアプリケーション動作可能な高信頼性が要求される用途である。特に、高信頼性が要求される用途においては、アプリケーション動作に必要な回路面積を高密度実装時と比べて抑えることができる。すなわち、本実施形態によれば、冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装しつつ、少ない回路オーバーヘッドで冗長性を持たせて継続的なアプリケーション動作を可能とする再構成回路を提供することが可能になる。
[0073]
 (関連技術)
 ここで、本実施形態の再構成回路と、関連技術を用いた再構成回路とを比較して説明する。
[0074]
 例えば、同じアプリケーションパターンを再構成回路上に3つ用意し、それぞれのパターンに対して同じ信号を入力するとともに、出力ノードに対して多数決判定回路を入れることによって、チップとしての保持信頼性を向上することができる。多数決回路を用いるこの方法によれば、アプリケーションパターンを再構成回路に実装するためのスイッチパターン(コンフィギュレーションパターン)を変えるだけで信頼性を向上できるため、再構成回路そのものの回路変更が必要ない。しかしながら、多数決回路を用いると、アプリケーション動作に必要な回路面積が3倍以上必要になる。
[0075]
 抵抗変化素子を用いた再構成回路でも、冗長ビットを持たせずにアプリケーションを高密度に実装する用途と、抵抗変化素子が保持不良を起こしても継続的にアプリケーション動作可能な高信頼性が要求される用途とを同一の回路で実装可能ではある。しかしながら、高信頼性が要求される用途においては、アプリケーション動作に必要な回路面積を非高信頼化時(高密度実装時)と比べて2倍以内に抑えることは困難である。
[0076]
 また、図18~図20に示すように、LUT用メモリを構成するクロスバースイッチ回路のスイッチ数を信号切り替えポイントに多重に接続し、冗長化する方法がある。図18および図19は、RV(VDDおよびGND)とPGVとを多重化する例である。図20は、クロスバーメモリを多重化する例である。
[0077]
 図18~図20の場合、LUTに必要なスイッチ数を2倍にするだけで済み、アプリケーション動作に必要なCLB数は同じであるため、アプリケーション動作に必要な回路面積は多くても2倍で済む。ただし、図18~図20に示す方法では、CLBや再構成回路そのものの物理レイアウトが大きくなり、単位面積あたりに可能な論理実装面積が低下する。そのため、図18~図20に示す方法では、保持信頼性よりも、論理実装密度や、電力特性、遅延特性を優先する用途に関しては、図12のように冗長ビットのない通常の再構成回路を別途用意する必要がある。すなわち、図18~図20に示す方法では、チップ品種の増大による製造・設計コスト、製品管理コストなどが増大する。
[0078]
 すなわち、本実施形態によれば、上述の関連技術と比べて、冗長ビットを持たない再構成可能回路としてアプリケーションを高密度に実装しつつ、抵抗変化素子に保持不良が発生しても継続的なアプリケーション動作が可能な再構成回路を低コストで提供できる。
[0079]
 (第2の実施形態)
 次に、本発明の第2の実施形態に係る再構成回路について図面を参照しながら説明する。本実施形態と第1の実施形態とは、クロスバースイッチ回路のクロスポイントに配置するスイッチセルが抵抗変化素子を含む点は同じであるが、回路の構造が異なる。
[0080]
 (構成)
 図21は、本実施形態の再構成回路に含まれる再構成回路2の構成を示す概念図である。図21のように、再構成回路2は、第1のLUT20-1、第2のLUT20-2、スイッチ27を備える。第1のLUT20-1の出力ノード(第1の出力ノード25-1)と、第2のLUT20-2の出力ノード(第2の出力ノード25-2)とは、スイッチ27を介して互いに接続される。なお、以下において、第1のLUT20-1と第2のLUT20-2とを区別しない場合は、LUT20と記載する。
[0081]
 第1のLUT20-1は、第1の出力ノード25-1を介して信号を出力する。第1のLUT20-1は、第1の出力ノード25-1を介してスイッチ27に接続される。また、第2のLUT20-2は、第2の出力ノード25-2を介して信号を出力する。第2のLUT20-2は、第2の出力ノード25-2を介してスイッチ27に接続される。
[0082]
 スイッチ27は、第1の出力ノード25-1を介して第1のLUT20-1に接続されるとともに、第2の出力ノード25-2を介して第2のLUT20-2に出力される。スイッチ27は、第1の実施形態のスイッチ17と同様である。
[0083]
 図22は、LUT20の構成を示すブロック図である。図22のように、LUT20は、第1のクロスバーメモリ21A、第2のクロスバーメモリ21B、第1のマルチプレクサ23、第2のマルチプレクサ24を含む。
[0084]
 第1のクロスバーメモリ21Aおよび第2のクロスバーメモリ21Bは、クロスバースイッチ回路によって構成される記憶回路である。第1のクロスバーメモリ21Aおよび第2のクロスバーメモリ21Bは、入力信号と同じ信号レベルまたは高インピーダンス状態となるノードを有する。例えば、第1のクロスバーメモリ21Aおよび第2のクロスバーメモリ21Bは、2入力・K出力のクロスバースイッチ回路によって実現される(K:自然数)。
[0085]
 第1のマルチプレクサ23は、第1のクロスバーメモリ21Aから出力される複数の信号を入力とし、入力された信号からいずれか一つを選択して出力する選択回路である。例えば、第1のマルチプレクサ23は、複数のPMOSを多段に組み合わせた構成を有し、第1のクロスバーメモリ21Aから入力される複数の信号のうち少なくとも一つを選択する。
[0086]
 第2のマルチプレクサ24は、第2のクロスバーメモリ21Bから出力される複数の信号を入力とし、入力された信号からいずれか一つを選択して出力する選択回路である。例えば、第2のマルチプレクサ24は、複数のNMOSを多段に組み合わせた構成を有し、第2のクロスバーメモリ21Bから入力される複数の信号のうち少なくとも一つを選択する。
[0087]
 第1のマルチプレクサ23と第2のマルチプレクサ24は、クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを選択制御信号(図示しない)に応じて共通の出力ノード25に出力する。
[0088]
 〔クロスバースイッチ回路〕
 図23は、本実施形態の再構成回路に含まれるクロスバースイッチ回路22の回路構成を示す回路図である。図23には、抵抗変化素子を書き換える際(書き込み時)に、書き込み用の電源ソース(PS:Power Source)からの供給電圧・電流源を制御するための制御トランジスタや制御用配線も含めて図示している。なお、図23に示す回路構成は、クロスバースイッチ回路22の構成の一部を図示した概念図であり、全てを表すものではない。また、本実施形態の再構成回路2を実現するためのクロスバースイッチ回路22は、図23に示す素子や信号線の数に限定されない。
[0089]
 クロスバースイッチ回路22は、スイッチセル220-1~6を含む。スイッチセル220-1~6のそれぞれは、スイッチ素子を含む。なお、本実施形態においては、一対の抵抗変化素子をスイッチ素子として用いる例について説明する。また、これ以降、スイッチセル220-1~6を区別しない場合は、末尾のハイフンおよび番号を省略してスイッチセル220と記載する。
[0090]
 クロスバースイッチ回路22の出力ポートは、クロスバースイッチ回路22の左右(x方向)に設ける。また、y方向に沿って設置される書き込み用の電源線PS[0](第1の電源線とも呼ぶ)は、電源線PS[0]の左右に位置するスイッチセル220-1~6の共有の電源ソースである。
[0091]
 左側の出力ポートと電源線PS[0]との間には、y方向に沿って、スイッチセル220-1~3、第1制御トランジスタ221-1~3が配置される。
[0092]
 スイッチセル220-1~3は、x方向(第1の方向とも呼ぶ)の配線である書き込み制御線GH[k-1]~GH[k+1](第1の書き込み制御線とも呼ぶ)、信号線RH1[k-1]~RH1[k+1](第1の配線とも呼ぶ)に接続される。書き込み制御線GH[k-1]~GH[k+1]と、信号線RH1[k-1]~RH1[k+1]とは、互いに独立した配線である。信号線RH1[k-1]~RH1[k+1]は、スイッチセル220-1~3に接続される第1制御トランジスタ221a~221cの一方の拡散層と接続される。第1制御トランジスタ221a~221cの他方の拡散層には、電源線PS[0](第1の電源線とも呼ぶ)が接続される。
[0093]
 スイッチセル220-1~3は、y方向(第2の方向とも呼ぶ)の配線である書き込み制御線SV[1](第2の書き込み制御線とも呼ぶ)および信号線RV[1](第2の配線とも呼ぶ)を共有する。書き込み制御線SV[1]と信号線RV[1]とは、互いに独立した配線である。書き込み制御線SV[1]は、スイッチセル220-1~3に接続される第2制御トランジスタ222aの一方の拡散層と接続される。第2制御トランジスタ222aの他方の拡散層には、電源線PS[1](第2の電源線とも呼ぶ)が接続される。第2制御トランジスタ222aのゲート電極には、ドライバ制御線PGV[1]が接続される。ドライバ制御線PGV[1]は、第1制御トランジスタ221a、221b、221cに共有される。ドライバ制御線PGV[1]は、電源線PS[1]および電源線PS[2](第3の電源線とも呼ぶ)からの書き込み用の電源ラインを制御するために設けられた第2制御トランジスタ222aおよび第3制御トランジスタ223aのゲート線として共有される。さらに、信号線RV[1]は、スイッチセル220-1~3に接続される第3制御トランジスタ223aの一方の拡散層と接続される。第3制御トランジスタ223aの他方の拡散層には、電源線PS[2]が接続される。
[0094]
 右側の出力ポートとPS[0]との間には、y方向に沿って、スイッチセル220-4~6、第1制御トランジスタ221d、221e、221fが配置される。
[0095]
 スイッチセル220-4~6は、x方向の配線である書き込み制御線GH[k-1]~GH[k+1]、信号線RH2[k-1]~RH2[k+1]に接続される。書き込み制御線GH[k-1]~GH[k+1]は、スイッチセル220-1~3のそれぞれと、スイッチセル220-4~6のそれぞれと共有される。書き込み制御線GH[k-1]~GH[k+1]と、信号線RH2[k-1]~RH2[k+1]とは、互いに独立した配線である。信号線RH2[k-1]~RH2[k+1]は、スイッチセル220-4~6に接続される第1制御トランジスタ221d~221fの一方の拡散層と接続される。第1制御トランジスタ221d~221fの他方の拡散層には、電源線PS[0]が接続される。
[0096]
 スイッチセル220-4~6は、y方向の配線である書き込み制御線SV[2]および信号線RV[2]を共有する。書き込み制御線SV[2]と信号線RV[2]とは、互いに独立した配線である。書き込み制御線SV[2]は、スイッチセル220-4~6に接続される第2制御トランジスタ222bの一方の拡散層と接続される。第2制御トランジスタ222bの他方の拡散層には、電源線PS[1]が接続される。第2制御トランジスタ222bのゲート電極には、ドライバ制御線PGV[2]が接続される。ドライバ制御線PGV[2]は、第1制御トランジスタ221d、221e、221fに共有される。また、ドライバ制御線PGV[2]は、電源線PS[1]および電源線PS[2]からの書き込み用の電源ラインを制御するために設けられた第2制御トランジスタ222b、第3制御トランジスタ223bのゲート線として共有される。さらに、信号線RV[2]は、スイッチセル220-4~6に接続される第3制御トランジスタ223bの一方の拡散層と接続される。第3制御トランジスタ223bの他方の拡散層には、電源線PS[2]が接続される。
[0097]
 図24は、メモリ用に修正されたクロスバースイッチ回路(クロスバーメモリ21)の入出力インターフェースを示す概念図である。図24のように、x方向に対応する一方の辺に信号線RVおよびドライバ制御線PGVが配置される。また、y方向に対応する一方の辺に信号線RH1、書き込み制御線GHおよび電源線PSが配置され、他方の辺に信号線RH2が配置される。
[0098]
 クロスバーメモリ21は、クロスバースイッチ構成の1つのRVポートに対して、電源レベル(以下、VDD)またはグランドレベル(以下、GND)を入力することによってメモリとして機能させることができる。クロスバーメモリ21への入力がVDDの場合、クロスバーメモリ21の出力は、VDDまたは高抵抗状態(High-z)のいずれかのスイッチセルを書き換えることによって制御できる。クロスバースイッチ回路22への入力がGNDの場合、クロスバースイッチ回路22への出力は、GNDまたは高抵抗状態(High-z)のいずれかのスイッチセルを書き換えることによって制御できる。
[0099]
 〔論理回路〕
 図25は、本実施形態の再構成回路2(図21)の回路構成を示す概念図である。本実施形態においては、相補型素子(スイッチ27)を介して、第1のLUT20-1の第1の出力ノード25-1と、第2のLUT20-2の第2の出力ノード25-2とを接続する例を示す。
[0100]
 第1のLUT20-1は、第1のクロスバーメモリ21A-1、第2のクロスバーメモリ21B-1、第1のマルチプレクサ23-1、第2のマルチプレクサ24-1、第1の出力ノード25-1を有する。
[0101]
 第1のクロスバーメモリ21A-1および第2のクロスバーメモリ21B-1は、例えば、1入力・2K出力のクロスバースイッチ回路である。第1のマルチプレクサ23-1は、複数のPMOSを組み合わせた構成を有する。第2のマルチプレクサ24-1は、複数のNMOSを組み合わせた構成を有する。
[0102]
 図25のように、第1のLUT20-1は、第1の出力ノード25-1を挟んで左右に分離されて配置された入力ポートを有する。第1のLUT20-1の左側の入力ポートは、左側に配置された第1のクロスバーメモリ21A-1の一方の出力ポートと接続される。第1のLUT20-1の右側の入力ポートは、右側に配置された第2のクロスバーメモリ21B-1の一方の出力ポートと接続される。第1のLUT20-1に含まれる第1のマルチプレクサ23-1と第2のマルチプレクサ24-1への入力信号は関係づけられる。第1のLUT20-1へのゲート入力信号セットに対して、第1のマルチプレクサ23-1および第2のマルチプレクサ24-1からそれぞれ1つの導通パスが選択される。
[0103]
 第2のLUT20-2は、第1のクロスバーメモリ21A-2、第2のクロスバーメモリ21B-2、第1のマルチプレクサ23-2、第2のマルチプレクサ24-2、第2の出力ノード25-2を有する。
[0104]
 第1のクロスバーメモリ21A-2および第2のクロスバーメモリ21B-2は、例えば、1入力・2K出力のクロスバースイッチ回路である。第1のマルチプレクサ23-2は、複数のPMOSを組み合わせた構成を有する。第2のマルチプレクサ24-2は、複数のNMOSを組み合わせた構成を有する。
[0105]
 図25のように、第2のLUT20-2は、第2の出力ノード25-2を挟んで左右に分離されて配置された入力ポートを有する。第2のLUT20-2の左側の入力ポートは、左側に配置された第1のクロスバーメモリ21A-2の一方の出力ポートと接続される。第2のLUT20-2の右側の入力ポートは、右側に配置された第2のクロスバーメモリ21B-2の一方の出力ポートと接続される。第2のLUT20-2に含まれる第1のマルチプレクサ23-2と第2のマルチプレクサ24-2への入力信号は関係づけられる。第2のLUT20-2へのゲート入力信号セットに対して、第1のマルチプレクサ23-2および第2のマルチプレクサ24-2からそれぞれ1つの導通パスが選択される。
[0106]
 ここで、第1の出力ノード25-1から出力される値を変化させる方法について説明する。なお、第2の出力ノード25-2から出力される値を変化させる方法については、第1の出力ノード25-1と同様であるので説明は省略する。
[0107]
 まず、第1のマルチプレクサ23-1に含まれるPMOSのソースに接続された第1のクロスバーメモリ21A-1に含まれるスイッチセル220をオン状態にして、第1のクロスバーメモリ21A-1からVDDを出力させる場合について説明する。この場合、第2のマルチプレクサ24-1に含まれるNMOSのドレインに接続された第2のクロスバーメモリ21B-1内のスイッチセル220をオフ状態にしてHigh-Zを出力させる。その結果、第1のマルチプレクサ23-1および第2のマルチプレクサ24-1の内部のソース・ドレインが相互に接続されるノードにおいて、VDDレベルが出力される。
[0108]
 次に、第1のマルチプレクサ23-1に含まれるPMOSのソースに接続された第1のクロスバーメモリ21A-1に含まれるスイッチセル220をオフ状態にして、第1のクロスバーメモリ21A-1からHigh-Zを出力する場合について説明する。この場合、第2のマルチプレクサ24-1に含まれるNMOSのドレインに接続された第2のクロスバーメモリ21B-1内に含まれるスイッチセルをオン状態にしてGNDを出力させる。その結果、第1のマルチプレクサ23-1および第2のマルチプレクサ24-1の内部のNMOSとPMOSのソース・ドレインが相互に接続されるノードにおいて、GNDレベルが出力できる。
[0109]
 第1のLUT20-1および第2のLUT20-2へのゲート入力信号セットに対して選択される導通パス上のスイッチセル220を相補性に注意しながら書き換えることによってLUTとして所望の論理演算が実行される。
[0110]
 本実施形態においては、図25に示すように、相補型素子であるスイッチ27を介して、第1のLUT20-1の第1の出力ノード25-1と、第2のLUT20-2の第2の出力ノード25-2とを相互に接続する。
[0111]
 図25に示す再構成回路2(図21)の回路構成において、第1のLUT20-1と第2のLUT20-2とに対して異なる論理演算をさせる場合は、図26のように、スイッチ27をオフ状態にする。スイッチ27をオフ状態にすると、第1のLUT20-1と第2のLUT20-2のそれぞれに対して、所望のメモリ状態と入力信号の選択を行い、所望のアプリケーションを動作させることができる。この場合、LUTの使用効率が高く、論理を高密度で実装できるため、電力や遅延などの性能が高くなる。
[0112]
 一方、抵抗変化素子の保持不良に対して高い信頼性を持たせたい場合は、図27のように、スイッチ27をオン状態にして第1のLUT20-1と第2のLUT20-2とを相互に接続する。このとき、第1のLUT20-1と第2のLUT20-2のメモリ状態と入力信号とを同一にして1つのLUTとして動作させ、所望のアプリケーションを動作させる。
[0113]
 図28のように、第1のLUT20-1(図25)および第2のLUT20-2(図25)内の各ノードは、第1のマルチプレクサ23と第2のマルチプレクサ24のそれぞれを介して、対応するスイッチセルと電気的に接続される。1つのノードは、オン状態にある2つのスイッチセルを介して、VDDにプルアップされるか、GNDにプルダウンされる。このため、1つのスイッチセルが保持不良を起こして状態が遷移しても、ノードの電位は同じ状態を保つことができる。例えば、150度の温度で10年間保管した場合の抵抗変化素子の保持不良率が10の6乗分の1であった場合、回路が誤動作する確率は、冗長化前は10の6乗分の1であったのに対して、冗長化によって10の12乗分の1にまで向上させることができる。
[0114]
 以上のように、本実施形態の論理回路によれば、LUTへの各ゲート入力信号セットに対して選択されるパス上のスイッチセルを相補性に注意しながら書き換えることによって、所望の論理演算を実行できるLUTを実現できる。本実施形態の論理回路においては、オフ状態にあるスイッチセルの1つに択一的に動作電圧が印加される。そのため、本実施形態によれば、全てのスイッチセル(2^N個)に動作電圧が印加される第1の実施形態のクロスバースイッチ回路(図11)をメモリとして使ったLUT(図12)と比べて、リーク電流を1/2^Nにすることができる。
[0115]
 以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
[0116]
 この出願は、2017年9月11日に出願された日本出願特願2017-174182を基礎とする優先権を主張し、その開示の全てをここに取り込む。

符号の説明

[0117]
 1、2  再構成回路
 10-1  第1のLUT
 10-2  第2のLUT
 11  クロスバーメモリ
 12  クロスバースイッチ回路
 13  マルチプレクサ
 15-1  第1の出力ノード
 15-2  第2の出力ノード
 17  スイッチ
 20-1  第1のLUT
 20-2  第2のLUT
 21A  第1のクロスバーメモリ
 21B  第2のクロスバーメモリ
 22  クロスバースイッチ回路
 23  第1のマルチプレクサ
 24  第2のマルチプレクサ
 25-1  第1の出力ノード
 25-2  第2の出力ノード
 27  スイッチ
 50  抵抗変化素子
 51  第1の配線層
 52  固体電解質層
 53  第2の配線層
 120  スイッチセル
 121a、121b、121c  第1制御トランジスタ
 122a、122b、122c  第2制御トランジスタ
 123a、123b、123c  第3制御トランジスタ
 125-1  第1の抵抗変化素子
 125-2  第2の抵抗変化素子
 126  選択トランジスタ
 127  共通ノード

請求の範囲

[請求項1]
 相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、前記クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択制御信号に応じて選択して出力するマルチプレクサとによって構成される第1のルックアップテーブルと、
 前記クロスバーメモリと前記マルチプレクサとによって構成される第2のルックアップテーブルと、
 前記第1のルックアップテーブルの出力ノードと、前記第2のルックアップテーブルの出力ノードとに接続され、前記第1のルックアップテーブルの出力ノードと前記第2のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える再構成回路。
[請求項2]
 前記スイッチは、
 オン状態の場合、前記第1のルックアップテーブルが構成される前記クロスバーメモリに含まれる一つのノードと、前記第2のルックアップテーブルが構成される前記クロスバーメモリに含まれる一つのノードとを電気的に接続し、
 オフ状態の場合、前記第1のルックアップテーブルと前記第2のルックアップテーブルとの電気的な接続を切断する請求項1に記載の再構成回路。
[請求項3]
 前記クロスバースイッチ回路は、
 第1の方向に沿って配置された複数の第1の配線と、
 前記第1の配線に沿って配置された複数の第1の書き込み制御線と、
 第2の方向に沿って配置された複数の第2の配線と、
 前記第2の配線に沿って配置された複数の第2の書き込み制御線と、
 前記第1の配線と前記第2の配線とが交差する箇所に配置され、一方の拡散層が前記第1の書き込み制御線に接続され、他方の拡散層が前記第2の書き込み制御線に接続され、前記第1の配線と前記第2の配線との電気的な接続を切り替える複数の前記スイッチセルと、
 前記第1の配線に接続され、前記第1の配線に電力を供給する第1の電源線と前記第1の配線との電気的な接続を切り替える第1制御トランジスタと、
 前記第1の書き込み制御線に接続され、前記第1の書き込み制御線に電力を供給する第2の電源線と前記第1の書き込み制御線との電気的な接続を切り替える第2制御トランジスタと、
 前記第2の配線に接続され、前記第2の配線に電力を供給する第2の電源線と前記第2の配線との電気的な接続を切り替える第3制御トランジスタとを備える請求項1または2に記載の再構成回路。
[請求項4]
 前記マルチプレクサは、
 p型金属酸化膜半導体素子とn型金属酸化膜半導体素子とを含む複数の相補型素子を多段に組み合わせた構成を有し、
 前記クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを前記選択制御信号に応じて出力する請求項3に記載の再構成回路。
[請求項5]
 前記クロスバースイッチ回路は、
 第1の方向に沿って配置された複数の第1の配線と、
 前記第1の配線に沿って配置された複数の第1の書き込み制御線と、
 第2の方向に沿って配置された複数の第2の配線と、
 前記第2の配線に沿って配置された複数の第2の書き込み制御線と、
 前記第2の方向に沿って配置され、前記第1の配線に接続された第1の電源線と、
 前記第1の配線と前記第2の配線とが交差する箇所に前記第1の電源線を挟んで対称的に配置され、前記第1の配線と前記第2の配線との電気的な接続を切り替える複数の前記スイッチセルと、
 前記第1の電源線と前記スイッチセルとの間において前記第1の配線に接続され、前記第1の配線に電力を供給する第1の電源線と前記第1の配線との電気的な接続を切り替える第1制御トランジスタと、
 前記スイッチセルの一方の電極に接続される第1の書き込み制御線に接続され、前記第1の書き込み制御線に電力を供給する第2の電源線と前記第1の書き込み制御線との電気的な接続を切り替える第2制御トランジスタと、
 前記第2の配線に接続され、前記第2の配線に電力を供給する第2の電源線と前記第2の配線との電気的な接続を切り替える第3制御トランジスタとを備える請求項1または2に記載の再構成回路。
[請求項6]
 前記第1および第2のルックアップテーブルは、
 入力信号と同じ信号レベルまたは高インピーダンス状態となるノードを有する第1および第2のクロスバーメモリと、
 複数のp型半導体素子を多段に組み合わせた構成を有し、前記第1のクロスバーメモリから入力される複数の信号のうち少なくとも一つを選択する第1のマルチプレクサと、
 複数のn型半導体素子を多段に組み合わせた構成を有し、前記第2のクロスバーメモリから入力される複数の信号のうち少なくとも一つを選択する第2のマルチプレクサとをそれぞれ有し、
 前記第1および第2のマルチプレクサは、
 前記クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを前記選択制御信号に応じて共通の出力ノードに出力する請求項5に記載の再構成回路。
[請求項7]
 前記スイッチセルは、
 印加する電圧に応じて抵抗状態を切り替えることができる第1および第2の抵抗変化素子と、
 少なくとも一つのトランジスタとを含み、
 前記第1の抵抗変化素子の一方の端子と、前記第2の抵抗変化素子の一方の端子とが、前記トランジスタの拡散層の一方に接続される請求項1乃至6のいずれか一項に記載の再構成回路。
[請求項8]
 前記第1および第2の抵抗変化素子は、バイポーラ型の抵抗変化素子であり、抵抗変化極性が対向するように配置される請求項7に記載の再構成回路。
[請求項9]
 前記第1および第2の抵抗変化素子は、イオン電導性の固体電解質層を含む請求項8に記載の再構成回路。
[請求項10]
 請求項1乃至9のいずれか一項に記載の再構成回路を複数備え、複数の前記再構成回路を相互に接続させて構成した集積回路。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]