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1. (WO2019049741) NEURAL NETWORK ARITHMETIC CIRCUIT USING NON-VOLATILE SEMICONDUCTOR MEMORY ELEMENT
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公布号: WO/2019/049741 国际申请号: PCT/JP2018/031899
公布日: 14.03.2019 国际申请日: 29.08.2018
国际专利分类:
G11C 11/54 (2006.01) ,G06G 7/60 (2006.01) ,G06N 3/063 (2006.01)
G PHYSICS
11
信息存储
C
静态存储器
11
以使用特殊的电或磁存储元件为特征而区分的数字存储器;为此所用的存储元件
54
应用模仿生物细胞的元件的,例如,模仿神经细胞的元件
G PHYSICS
06
计算;推算;计数
G
模拟计算机
7
通过改变电量或磁量执行计算操作的器件
48
用于特定的过程、系统或设备的模拟计算机,例如,模拟器
60
用于生物的,例如,其神经系统
G PHYSICS
06
计算;推算;计数
N
基于特定计算模型的计算机系统
3
基于生物学模型的计算机系统
02
采用神经网络模型
06
物理实现,即神经网络、神经元或神经元部分的硬件实现
063
采用电的
申请人:
パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 大阪府門真市大字門真1006番地 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP
发明人:
河野 和幸 KOUNO, Kazuyuki; --
小野 貴史 ONO, Takashi; --
中山 雅義 NAKAYAMA, Masayoshi; --
持田 礼司 MOCHIDA, Reiji; --
早田 百合子 HAYATA, Yuriko; --
代理人:
新居 広守 NII, Hiromori; JP
寺谷 英作 TERATANI, Eisaku; JP
道坂 伸一 MICHISAKA, Shinichi; JP
优先权数据:
2017-17184607.09.2017JP
标题 (EN) NEURAL NETWORK ARITHMETIC CIRCUIT USING NON-VOLATILE SEMICONDUCTOR MEMORY ELEMENT
(FR) CIRCUIT ARITHMÉTIQUE DE RÉSEAU NEURONAL UTILISANT UN ÉLÉMENT DE MÉMOIRE À SEMI-CONDUCTEUR NON VOLATILE
(JA) 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路
摘要:
(EN) A neural network arithmetic circuit for outputting output data (y) in accordance with the results of a multiply-add operation performed on input data (x0-xn) and connection weight coefficients (w0-wn), wherein the neural network arithmetic circuit is provided with arithmetic units (PU0-PUn) each comprising a non-volatile semiconductor memory element (RP) and cell transistor (T0) connected in series between data lines (BL0, SL0), a non-volatile semiconductor memory element (RN) and cell transistor (T1) connected in series between data lines (BL1, SL1), and a word line (WL0-WLn) connected to the gates of the cell transistors (T0, T1), connection weight coefficients (w0-wn) are stored in the RPs and Rns, a word line selection circuit (30) sets WL0-WLn to a selected state or non-selected state in accordance with xo-xn, and a determination circuit (50) determines the values of the currents flowing through BL0 and BL1 and accordingly outputs the output data (y).
(FR) L'invention concerne un circuit arithmétique de réseau neuronal permettant de délivrer en sortie des données de sortie (y) conformément aux résultats d'une opération de multiplication-addition effectuée sur des données d'entrée (x0-xn) et des coefficients de pondération de connexion (w0-wn), le circuit arithmétique de réseau neuronal étant pourvu d'unités arithmétiques (PU0-PUn) comprenant chacune un élément de mémoire à semi-conducteur non volatile (RP) et un transistor de cellule (T0) connectés en série entre des lignes de données (BL0, SL0), un élément de mémoire à semi-conducteur non volatile (RN) et un transistor de cellule (T1) connectés en série entre des lignes de données (BL1, SL1), et une ligne de mots (WL0-WLn) connectée aux grilles des transistors de cellules (T0, T1), des coefficients de pondération de connexion (w0-wn) sont stockés dans les RP et Rn, un circuit de sélection de ligne de mots (30) règle WL0-WLn sur un état sélectionné ou un état non sélectionné conformément à xo-xn, et un circuit de détermination (50) détermine les valeurs des courants circulant à travers BL0 et BL1 et délivre en sortie en conséquence les données de sortie (y).
(JA) 入力データ(x0~xn)と、結合重み係数(w0~wn)との積和演算結果に応じて出力データ(y)を出力するニューラルネットワーク演算回路において、データ線(BL0、SL0)との間に不揮発性半導体記憶素子(RP)とセルトランジスタ(T0)が直列接続され、データ線(BL1、SL1)との間に不揮発性半導体記憶素子(RN)とセルトランジスタ(T1)が直列接続され、セルトランジスタ(T0、T1)のゲートにワード線(WL0~WLn)が接続される演算ユニット(PU0~PUn)を備え、RP、RNに結合重み係数(w0~wn)を格納し、ワード線選択回路(30)が、x0~xnに応じてWL0~WLnを選択状態あるいは非選択状態とし、判定回路(50)がBL0、BL1に流れる電流値を判定することで出力データ(y)を出力する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
非洲地区知识产权组织 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
欧亚专利局 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧洲专利局 (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
非洲知识产权组织 (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
公布语言: 日语 (JA)
申请语言: 日语 (JA)