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1. (WO2018193699) SEMICONDUCTOR STORAGE CIRCUIT, SEMICONDUCTOR STORAGE APPARATUS, AND DATA DETECTION METHOD
国际局存档的最新著录项目数据提交意见

公布号: WO/2018/193699 国际申请号: PCT/JP2018/005541
公布日: 25.10.2018 国际申请日: 16.02.2018
国际专利分类:
G11C 11/419 (2006.01) ,G11C 7/12 (2006.01) ,G11C 7/18 (2006.01)
G PHYSICS
11
信息存储
C
静态存储器
11
以使用特殊的电或磁存储元件为特征而区分的数字存储器;为此所用的存储元件
21
应用电元件的
34
应用半导体器件的
40
应用晶体管的
41
用正反馈形成单元的,即,不需要刷新或电荷再生的单元。例如,双稳态多谐振荡器或施密特(Schmitt)触发器
413
辅助电路,例如,用于寻址的、译码的、驱动的、写入的、读出的、定时的或省电的
417
用于场效应型存储单元的
419
读写(R-W)电路
G PHYSICS
11
信息存储
C
静态存储器
7
数字存储器信息的写入或读出装置
12
位线控制电路,例如,用于位线的驱动器、增强器、上拉电路、下拉电路、预充电电路、均衡电路
G PHYSICS
11
信息存储
C
静态存储器
7
数字存储器信息的写入或读出装置
18
位线组织;位线布局
申请人:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
发明人:
山上 由展 YAMAGAMI Yoshinobu; --
代理人:
特許業務法人前田特許事務所 MAEDA & PARTNERS; 大阪府大阪市北区堂島浜1丁目2番1号 新ダイビル23階 Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
优先权数据:
2017-08364820.04.2017JP
标题 (EN) SEMICONDUCTOR STORAGE CIRCUIT, SEMICONDUCTOR STORAGE APPARATUS, AND DATA DETECTION METHOD
(FR) CIRCUIT DE STOCKAGE À SEMI-CONDUCTEURS, APPAREIL DE STOCKAGE À SEMI-CONDUCTEURS ET PROCÉDÉ DE DÉTECTION DE DONNÉES
(JA) 半導体記憶回路、半導体記憶装置及びデータ検出方法
摘要:
(EN) A conductor storage circuit (A) has: a first precharging transistor (P11) and a plurality of first memory cells (MC) that are connected to a first local read-bit line; and a second precharging transistor (P12) and a plurality of second memory cells (MC) that are connected to a second local read-bit line. A signal generated in response to a signal outputted to the first and second local read-bit lines is outputted to a global read-bit line through a gate circuit and an output circuit. First transistors (P31, P32) having respective gates connected to the output of the gate circuit are provided between the first and second local read-bit lines.
(FR) L"invention concerne un circuit de stockage de conducteur (A) qui comprend : un premier transistor de préchargement (P11) et une pluralité de premières cellules de mémoire (MC) qui sont reliées à une première ligne de lecture bits locale ; et un second transistor de préchargement (P12) et une pluralité de secondes cellules de mémoire (MC) qui sont reliées à une seconde ligne de lecture bits locale. Un signal généré en réponse à un signal émis vers les première et seconde lignes de lecture bits locales est délivré en sortie à une ligne de lecture bits globale par l'intermédiaire d'un circuit de grille et d'un circuit de sortie. Des premiers transistors (P31, P32) comportant des grilles respectives reliées à la sortie du circuit de grille sont disposés entre les première et seconde lignes de lecture bits locales.
(JA) 導体記憶回路(A)は、第1のローカルリードビット線に接続された複数の第1のメモリセル(MC)および第1のプリチャージトランジスタ(P11)と、第2のローカルリードビット線に接続された複数の第2のメモリセル(MC)および第2のプリチャージトランジスタ(P12)とを有する。そして、第1のおよび第2のローカルリードビット線に出力される信号に応じた信号がゲート回路および出力回路を経由してグローバルリードビット線に出力される。第1および第2のローカルリードビット線の間には、ゲートがゲート回路の出力に接続された第1のトランジスタ(P31,P32)が設けられている。
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公布语言: 日语 (JA)
申请语言: 日语 (JA)