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1. (KR1019990087078) 전자 디바이스 제조 방법

专利局 : 韩国
申请号: 1019980706464 申请日: 19.08.1998
公布号: 1019990087078 公布日: 15.12.1999
公布类型: A
专利合作条约参考号: 申请号:PCTIB199701529;公布号:WO199827583 单击查看数据
国际专利分类:
H01L 21/336
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
334
制造单极型器件的台阶式工艺
335
场效应晶体管
336
带有绝缘栅的
申请人: 롤페스 요하네스 게라투스 알베르투스코닌클리즈케 필립스 일렉트로닉스 엔.브이.
发明人: 프렌치 아이안 더글라스
파웰 마틴 존
代理人: 김창세
장성구
优先权数据: 9626344.7 19.12.1996 GB
标题: (KO) 전자 디바이스 제조 방법
摘要: front page image
(KO) 평판 디스플레이 또는 대면적 전자 디바이스를 제조함에 있어서, 실리콘 막(20) 상에 절연 게이트 구조체(25, 21, 22)와 소스 및 드레인 실리사이드 부분(31, 32)을 인접하게 배치하여 자기 정렬 박막 트랜지스터(TFT)를 형성한다. 실리콘 막(20)은 트랜지스터의 채널 영역(20b)을 포함하는 트랜지스터의 본체(20a)를 제공한다. 트랜지스터는 실리콘 막(20) 아래에서 연장하는 소스 및 드레인 전극 패턴(11, 12)을 가진다. 절연 게이트 구조체(25, 21, 22)는 절연막(21, 22) 상에 도전성 게이트(25)를 배치한 형태로 형성되며, 절연 막(21, 22)과 도전성 게이트(25)는 함께 패턴화된다. 절연 게이트 구조체(25, 21, 22)와 이에 인접한 노출된 실리콘 막 영역(20c 및 20d) 상에는 실리사이드 형성 금속(30)이 부착되며, 이 금속은 그들 인접 실리콘 막 영역과 반응해서 실리사이드(31, 32)를 형성한다. 미반응 금속은 선택성 에칭제에 의해서 절연 게이트 구조체(25, 21, 22)로부터 제거됨으로써, 도전성 게이트(25)와 자기 정렬된 소스 및 드레인 실리사이드 부분(31, 32)이 남겨진다. 소스 및 드레인 전극 패턴(11, 12)과 제각기의 소스 및 드레인 실리사이드 부분(31, 32) 간에는 실리콘 막(20)의 두께에 걸친 전기적 접속(n; 31, 32)이 형성된다. +
也发表为:
EP0904601JP2000507050WO/1998/027583