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1. (JP2015144312) SEMICONDUCTOR DEVICE
Document

Description

Title of Invention 半導体装置 JP 2005300825 20051014 20160802 H01L21/336、29/786 特開昭61−051188(JP,A) 特開平02−025038(JP,A) 2015144312 20150806 20150506 竹口 泰裕

Technical Field

0001  

Background Art

0002   0003   0004   0005   0006   0007   0008  

Citation List

Patent Literature

0009  

Summary of Invention

Technical Problem

0010  

Technical Solution

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021  

Advantageous Effects

0022  

Brief Description of Drawings

0023  

Description of Embodiments

0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041  

Example 1

0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056  

Example 2

0057   0058   0059   0060   0061   0062   0063   0064   0065   0066  

Example 3

0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079  

Example 4

0080   0081   0082   0083   0084   0085   0086  

Example 5

0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137  

Example 6

0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155  

Example 7

0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194  

Example 8

0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206  

Industrial Applicability

0207   0208   0209  

Reference Signs List

0210  

Claims

1   2  

Drawings

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24  

Description

半導体装置

JP 2005300825 20051014 20160802 H01L21/336、29/786 patcit 1 : 特開昭61−051188(JP,A)
patcit 2 : 特開平02−025038(JP,A)
2015144312 20150806 20150506 竹口 泰裕

Technical Field

[0001]
本発明は、半導体装置及びその作製方法に関するものである。

Background Art

[0002]
近年、シートディスプレイ、シートコンピューター等を実現するために、フレキシブル
なプラスチック基や紙の基板に形成できる薄膜トランジスタ(Thin Film T
ransistor(TFT))の開発が活発に行われている。そこで重要な課題として
、基板の耐熱温度以下の温度でTFTを作製することが求められる。
[0003]
ところが、基板の耐熱温度以下の温度でTFTを作製するということは、高い温度で加
熱することはできないということであり、それに伴う問題も発生する。例えば配線と半導
体膜とのコンタクトが十分に取れず、TFT特性のオン電流や移動度が劣化するという問
題が発生する。
[0004]
表示装置に設けられる画素TFTの例として、ゲート電極が半導体層とゲート絶縁膜下
方に位置するボトムゲート型TFTがある。さらにボトムゲート型TFTにはソース電極
及びドレイン電極が、半導体層上方に位置するトップコンタクト型(図2(A)参照)と
、下方に位置するボトムコンタクト型(図2(B)参照)がある(特許文献1参照)。
[0005]
図2(A)に示されるトップコンタクト型のボトムゲート型TFTは、基板1001上
にゲート電極1002、ゲート電極1002上にゲート絶縁膜1003、ゲート絶縁膜1
003上に半導体膜1004を有している。また半導体膜1004上には、ソース電極又
はドレイン電極1005が形成されている。ゲート電極1002に電圧が印加されると、
半導体膜1004中のソース電極又はドレイン電極1005に接している領域に、ソース
領域又はドレイン領域が形成され、半導体膜1004中の、ゲート電極1002上であり
、ソース領域又はドレイン領域との間にチャネル形成領域が形成される。
[0006]
図2(B)に示されるボトムコンタクト型のボトムゲート型TFTは、基板1011上
にゲート電極1012、ゲート電極1012上にゲート絶縁膜1013、ゲート絶縁膜1
003上にソース電極又はドレイン電極1014を有している。さらにゲート絶縁膜10
03及びソース電極又はドレイン電極1014上に半導体膜1015を有している。ゲー
ト電極1012に電圧が印加されると、半導体膜1015中のソース電極又はドレイン電
極1014に接している領域に、ソース領域又はドレイン領域が形成され、半導体膜10
15中の、ゲート電極1012上であり、ソース領域又はドレイン領域との間にチャネル
形成領域が形成される。
[0007]
トップコンタクト型(図2(A))と、ソース電極及びドレイン電極が半導体層の下方
に位置するボトムコンタクト型(図2(B))のボトムゲート型TFTは、熱処理が十分
に行われないと電極又は配線と半導体膜の接触不良が起こり、オン電流や移動度が劣化し
てしまう。そのため通常は300℃前後の熱処理を行う。しかし、基板が耐熱温度が高い
材料ではなく、耐熱温度の低い材料、例えばプラスチックや紙等の場合は、このような温
度での熱処理を行うことができない。
[0008]
また、配線抵抗を下げるために電極又は配線の膜厚は大きくする必要があるが、図2(
B)のボトムコンタクト型のボトムゲート型TFTでは、ソース電極又はドレイン電極と
半導体膜とのカバレッジが悪くなってしまう恐れがある。そのためTFT特性が劣化する
という問題が生じてしまう。

Citation List

Patent Literature

[0009]
patcit 1 : 特開2005−223048号公報

Summary of Invention

Technical Problem

[0010]
本発明では、半導体膜と電極又は配線との接触抵抗を低減し、かつ半導体膜と電極又は
配線とのカバレッジを改善し、特性を向上させた半導体装置を得ることを課題とする。

Technical Solution

[0011]
本発明の半導体装置では、半導体膜と、電極又は配線との接触抵抗を低減させるために
、半導体膜の上方と下方にそれぞれソース電極又はドレイン電極を形成する。
[0012]
また半導体膜と電極とのカバレッジを改善させるために、半導体膜の下方に形成される
第1のソース電極又はドレイン電極の膜厚は半導体膜の上方に形成される第2のソース電
極又はドレイン電極よりも小さくする。
[0013]
なお本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、半導体層を有する半導体回路、電気光学装置および電子機器は全て半導体装
置である。
[0014]
本発明は、基板上に、ゲート電極と、前記ゲート電極上にゲート絶縁膜と、前記ゲート
絶縁膜上に、第1のソース電極又はドレイン電極と、前記第1のソース電極又はドレイン
電極上に、島状半導体膜と、前記島状半導体膜及び前記第1のソース電極又はドレイン電
極上に、第2のソース電極又はドレイン電極とを有し、前記第2のソース電極又はドレイ
ン電極は、前記第1のソース電極又はドレイン電極と接触しており、前記第1のソース電
極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記島状半導体膜を挟み
こんでいることを特徴とする半導体装置に関するものである。
[0015]
本発明は、基板上に、ゲート電極と、前記ゲート電極上にゲート絶縁膜と、前記ゲート
絶縁膜上に、第1のソース電極又はドレイン電極と、前記第1のソース電極又はドレイン
電極上に、島状半導体膜と、前記島状半導体膜上に、一導電型を付与する不純物が添加さ
れた島状不純物半導体膜と、前記島状半導体膜、前記島状不純物半導体膜及び前記第1の
ソース電極又はドレイン電極上に、第2のソース電極又はドレイン電極とを有し、前記第
2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触して
おり、前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が
、前記島状半導体膜及び前記島状不純物半導体膜を挟みこんでいることを特徴とする半導
体装置に関するものである。
[0016]
本発明は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のソース電極又はドレイン電極を形成し、前記第1のソース電
極又はドレイン電極上に島状半導体膜を形成し、前記第1のソース電極又はドレイン電極
及び前記島状半導体膜上に、第2のソース電極又はドレイン電極を形成し、前記第2のソ
ース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触しており、
前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記
島状半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法に関するものであ
る。
[0017]
本発明において、前記ゲート電極、前記ゲート絶縁膜、前記第1のソース電極又はドレ
イン電極、前記島状半導体膜、前記第2のソース電極又はドレイン電極の少なくとも1つ
は、インクジェット法で形成されるものである。なお、前記島状半導体膜上に、インクジ
ェット法により一導電型を付与する不純物が添加された島状不純物半導体膜を形成しても
よい。
[0018]
本発明は、基板上に第1の導電膜を形成し、前記第1の導電膜を用いてゲート電極を形
成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第2の導電膜を
形成し、前記第2の導電膜を用いて、第1のソース電極又はドレイン電極を形成し、前記
第1のソース電極又はドレイン電極上に、半導体膜を形成し、前記半導体膜を用いて、島
状半導体膜を形成し、前記第1のソース電極又はドレイン電極及び前記島状半導体膜上に
、第3の導電膜を形成し、前記第3の導電膜を用いて第2のソース電極又はドレイン電極
を形成し、前記第2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイ
ン電極と接触しており、前記第1のソース電極又はドレイン電極及び第2のソース電極又
はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置の作
製方法に関するものである。
[0019]
本発明は基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上に第1のソース電極又はドレイン電極を形成し、前記第1のソース電極
又はドレイン電極上に島状半導体膜を形成し、前記島状半導体膜上に、一導電型を付与す
る不純物が添加された島状不純物半導体膜を形成し、前記第1のソース電極又はドレイン
電極、前記島状半導体膜及び前記島状不純物半導体膜上に、第2のソース電極又はドレイ
ン電極を形成し、前記第2のソース電極又はドレイン電極は、前記第1のソース電極又は
ドレイン電極と接触しており、前記第1のソース電極又はドレイン電極及び第2のソース
電極又はドレイン電極が、前記島状半導体膜及び前記島状不純物半導体膜を挟みこんでい
ることを特徴とする半導体装置の作製方法に関するものである。
[0020]
本発明において、前記一導電型を付与する不純物は、リン又はヒ素である。
[0021]
本発明において、前記一導電型を付与する不純物は、ホウ素である。

Advantageous Effects

[0022]
本発明の半導体装置のソース領域またはドレイン領域は、その上方と下方でソース電極
又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導
体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層に
するため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第1のソ
ース電極又はドレイン電極を薄く形成することができるため半導体膜のカバレッジが改善
されてTFT特性が向上する。このため本発明の半導体装置の信頼性も向上する。

Brief Description of Drawings

[0023]
[fig. 1] 本発明の半導体装置の断面図。
[fig. 2] 従来の半導体装置の断面図。
[fig. 3] 本発明の半導体装置の作製工程を示す図。
[fig. 4] 本発明のTFTのトランジスタ特性を計算により確認した結果を示す図。
[fig. 5] 本発明の半導体装置の作製工程を示す図。
[fig. 6] 本発明の半導体装置の作製工程を示す図。
[fig. 7] 本発明の液晶表示装置の作製工程を示す図。
[fig. 8] 本発明の液晶表示装置の作製工程を示す図。
[fig. 9] 本発明の液晶表示装置の作製工程を示す図。
[fig. 10] 本発明の液晶表示装置の1つの画素を示す図。
[fig. 11] 本発明の液晶表示装置の作製工程を示す図。
[fig. 12] 本発明の液晶表示装置の上面図。
[fig. 13] 本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。
[fig. 14] 本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。
[fig. 15] 本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。
[fig. 16] 本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。
[fig. 17] 本発明のEL表示装置の作製工程を示す図。
[fig. 18] 本発明のEL表示装置の作製工程を示す図。
[fig. 19] 本発明のEL表示装置の作製工程を示す図。
[fig. 20] 本発明のEL表示装置の作製工程を示す図。
[fig. 21] 本発明が適用される電子機器の例を示す図。
[fig. 22] 本発明が適用される電子機器の例を示す図。
[fig. 23] 本発明の半導体装置の作製工程を示す図。
[fig. 24] 本発明の半導体装置の作製工程を示す図。

Description of Embodiments

[0024]
本実施の形態では、図1、図3(A)〜図3(D)を用いて、本発明の半導体装置の構
造及びその作製方法について説明する。
[0025]
まず基板101上に、ゲート電極102を形成する(図3(A)参照)。本実施の形態
では、基板101としてガラス基板を用い、ガラス基板上にタングステン膜を用いてゲー
ト電極102を形成する。
[0026]
本実施の形態では、基板101としてガラスを用いたが、耐熱性の低い基板としてはガ
ラス以外に、プラスチック、表面に平坦化処理をした紙類、表面にプラスチック処理をし
た紙類等を使うことができる。またゲート電極102を形成するには、タングステン(W
)膜以外に、多結晶シリコン(poly−Si)膜、アルミニウム(Al)膜、チタン(
Ti)膜、タンタル(Ta)膜、モリブデン(Mo)膜等の単層膜およびそれらの組み合
わせによる積層膜を使うことができる。
[0027]
次いで、ゲート電極102上に、ゲート絶縁膜103を形成する(図3(B)参照)。
本実施の形態では、ゲート絶縁膜103として、窒素を含む酸化珪素膜を用いて形成する
[0028]
ゲート絶縁膜103としては、窒素を含む酸化珪素膜以外に、酸化珪素膜、窒化珪素膜
、酸化アルミニウム膜などの単層膜およびそれらの組み合わせによる積層膜を使うことが
できる。
[0029]
次いでゲート絶縁膜103上に、第1のソース電極又はドレイン電極104を形成する
(図3(C)参照)。本実施の形態では、第1のソース電極又はドレイン電極104とし
てチタン膜を用いて形成する。チタン膜は島状半導体膜105との接触電位差を小さくす
ることができる。また第1のソース電極又はドレイン電極104の膜厚を薄く形成するこ
とにより次に形成する島状半導体膜105とのカバレッジを良くすることができる。
[0030]
なお第1のソース電極又はドレイン電極104としてはゲート電極102と同じ材料を
用いることが可能である。すなわち第1のソース電極又はドレイン電極104としてチタ
ン膜以外に、タングステン膜、多結晶シリコン膜、アルミニウム膜、タンタル膜、モリブ
デン膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。
[0031]
第1のソース電極又はドレイン電極104上に島状半導体膜105、例えば酸化亜鉛(
ZnO)膜を形成する(図3(D)参照)。
[0032]
島状半導体膜105としては、酸化亜鉛膜以外に、シリコン(Si)膜、シリコンゲル
マニウム(SiGe)膜、ガリウムヒ素(GaAs)膜、窒化ガリウム(GaN)膜、酸
化インジウム(InO )膜、酸化スズ(SnO )膜、インジウムリン(InP)膜、
窒化インジウム(InN)膜、硫化カドミウム(CdS)膜、テルル化カドミウム(Cd
Te)膜などの無機半導体膜や、ペンタセン膜、オリゴチオフェン膜等の有機半導体膜を
使うことができる。
[0033]
次に島状半導体膜105上に第2のソース電極又はドレイン電極106を形成する(図
1参照)。本実施の形態では、第2のソース電極又はドレイン電極106としてアルミニ
ウム膜とチタン膜の積層膜を成膜するが、第2のソース電極又はドレイン電極106とし
ては、ゲート電極102及び第1のソース電極又はドレイン電極104と同様の材料を用
いて形成することができる。すなわち、第2のソース電極又はドレイン電極106として
、アルミニウム膜とチタン膜の積層膜だけでなく、チタン膜、タングステン膜、多結晶シ
リコン膜、アルミニウム膜、タンタル膜、モリブデン膜等の単層膜、及び、アルミニウム
膜とチタン膜の積層膜以外のこれらの組み合わせによる積層膜を使うことが可能である。
[0034]
本発明では、島状半導体膜105の上方に形成される第2のソース電極又はドレイン電
極106よりも、島状半導体膜105の下方に形成される第1のソース電極又はドレイン
電極104の方が、その膜厚を薄くすることができる。
[0035]
第1のソース電極又はドレイン電極104の厚さを薄くすることで、島状半導体膜10
5の被覆性を良くすることができる。
[0036]
また島状半導体膜105の被覆性を良くすることで、段差部における亀裂の発生や、応
力集中による歪みを抑えることができるので、TFTの特性を向上させることができる。
[0037]
また第1のソース電極又はドレイン電極104の膜厚は、島状半導体膜105の膜厚と
、同じ厚さから半分の厚さとの間にすることが可能である。
[0038]
第2のソース電極又はドレイン電極106は、第1のソース電極又はドレイン電極10
4と接触しており、ソース電極又はドレイン電極を形成している。また第1のソース電極
又はドレイン電極104及び第2のソース電極又はドレイン電極106が、島状半導体膜
105中のソース領域又はドレイン領域となる領域を挟みこんでいる構造となっている。
[0039]
第2のソース電極又はドレイン電極106を形成する際に、第2のソース電極又はドレ
イン電極106のエッチングは、第1のソース電極又はドレイン電極104のエッチング
と同一マスクを使用することができる。このためマスク枚数が増えることはない。
[0040]
また島状半導体膜105中のソース領域又はドレイン領域となる領域を、第1のソース
電極又はドレイン電極104と第2のソース電極又はドレイン電極106で挟むことによ
り、ソース領域又はドレイン領域と配線との接触抵抗が低減され、かつ第2のソース電極
又はドレイン電極106の膜厚は大きくすることができるので、配線抵抗を下げることも
できる。
[0041]
このように本実施の形態の半導体装置は、ソース領域またはドレイン領域は、その上方
と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又は
ドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はド
レイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に
形成される第1のソース電極又はドレイン電極を薄く形成することができるため半導体膜
のカバレッジが改善されてTFTが向上し、信頼性も向上させることができる。
Example 1
[0042]
本実施例では、図1、図23(A)〜図23(E)、図24(A)〜図24(B)を用
いて、本発明の半導体装置及びその作製方法について説明する。
[0043]
まず基板101上に、第1の導電膜を成膜し、第1の導電膜を用いてゲート電極102
を形成する(図23(A)参照)。本実施例では、基板101としてガラス基板を用い、
ガラス基板上にタングステン膜をスパッタ装置を用いて100nm〜200nm、例えば
150nmの厚さで成膜する。露光装置またはインクジェット装置等を用いて、タングス
テン膜上に、エッチングのマスクとなるレジストを形成する。その後ドライエッチング装
置を用いてタングステン膜をエッチングしてゲート電極102を形成する。
[0044]
本実施例では、基板101としてガラスを用いたが、耐熱性の低い基板としてはガラス
以外に、プラスチック、紙等を使うことができる。またゲート電極102を形成するため
の第1の導電膜として、タングステン(W)膜以外に、多結晶シリコン(poly−Si
)膜、アルミニウム(Al)膜、チタン(Ti)膜、タンタル(Ta)膜、モリブデン(
Mo)膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。
[0045]
次いで、ゲート電極102上に、ゲート絶縁膜103を形成する(図23(B)参照)
。本実施例では、ゲート絶縁膜103として、CVD装置等を用いて窒素を含む酸化珪素
膜を50nm〜200nm、例えば100nmの厚さで成膜する。
[0046]
ゲート絶縁膜103としては、窒素を含む酸化珪素膜以外に、酸化珪素膜、窒化珪素膜
、酸化アルミニウム膜などの単層膜およびそれらの組み合わせによる積層膜を使うことが
できる。
[0047]
次いで、ゲート絶縁膜103上に、第2の導電膜111を形成し(図23(C)参照)
、これを用いて第1のソース電極又はドレイン電極104を形成する(図23(D)参照
)。本実施例では、第2の導電膜111として、スパッタ装置を用いてチタン膜を50n
m〜100nm、例えば50nmの厚さで成膜する。チタン膜を用いると第2の導電膜1
11と半導体膜112との接触電位差を小さくすることが可能である。また第2の導電膜
111の膜厚を半導体膜112に比べて、その膜厚を、同程度から半分程度まで薄くした
厚さの間に(本実施例では50nm)ことにより次に成膜する半導体膜112とのカバレ
ッジを良くすることができる。その後露光装置またはインクジェット装置等を用いてエッ
チングのマスクとなるレジストを形成し、ドライエッチング装置を用いてエッチングし、
第1のソース電極又はドレイン電極104を形成する。
[0048]
なお第2の導電膜111としては、第1の導電膜と同じ材料を用いることが可能である
。すなわち第2の導電膜111としてチタン膜以外に、タングステン膜、多結晶シリコン
膜、アルミニウム膜、タンタル膜、モリブデン膜等の単層膜およびそれらの組み合わせに
よる積層膜を使うことができる。
[0049]
第1のソース電極又はドレイン電極104上に半導体膜112、例えば酸化亜鉛(Zn
O)膜を50nm〜200nm、例えば100nmの厚さでスパッタ法で成膜する(図2
3(E)参照)。上述の通り、半導体膜112の膜厚は、第1のソース電極又はドレイン
電極104の膜厚と、同等の厚さから2倍程度までの厚さの間にするとよい。その後露光
装置またはインクジェット装置等を用いてレジストを形成し、ドライエッチング装置また
はフッ酸水溶液等のウェットエッチングを用いて、島状半導体膜105を形成する(図2
4(A)参照)。
[0050]
半導体膜112としては、酸化亜鉛膜以外に、シリコン(Si)膜、シリコンゲルマニ
ウム(SiGe)膜、ガリウムヒ素(GaAs)膜、窒化ガリウム(GaN)膜、酸化イ
ンジウム(InO )膜、酸化スズ(SnO )膜、インジウムリン(InP)膜、窒化
インジウム(InN)膜、硫化カドミウム(CdS)膜、テルル化カドミウム(CdTe
)膜などの無機半導体膜や、ペンタセン膜、オリゴチオフェン膜等の有機半導体膜を使う
ことができる。なお、必要に応じて、半導体膜112にn型を付与する不純物である、リ
ン(P)やヒ素(As)等をドープしてもよいし、半導体膜112にp型を付与する不純
物である、ホウ素(B)等をドープしてもよい。
[0051]
次に島状半導体膜105上に第3の導電膜113を形成する(図24(B)参照)。本
実施例では、第3の導電膜113としてアルミニウム膜とチタン膜の積層膜を成膜する。
アルミニウム膜の膜厚は、100nm〜300nm、例えば150nm、チタン膜の膜厚
は、50nm〜100nm、例えば50nmとする。その後露光装置またはインクジェッ
ト装置等を用いてエッチングのマスクとなるレジストを形成し、ドライエッチング装置を
用いて第2のソース電極又はドレイン電極106を形成する(図1参照)。
[0052]
第1のソース電極又はドレイン電極104の膜厚が薄くても、第2のソース電極又はド
レイン電極106の膜厚を厚く形成できるので、ソース電極又はドレイン電極全体として
の接触抵抗を下げることが可能である。
[0053]
第2のソース電極又はドレイン電極106は、第1のソース電極又はドレイン電極10
4と接触しており、ソース電極又はドレイン電極を形成している。また第1のソース電極
又はドレイン電極104及び第2のソース電極又はドレイン電極106が、島状半導体膜
105中のソース領域又はドレイン領域となる領域を挟みこんでいる構造となっている。
[0054]
なお、第3の導電膜113としては、第1の導電膜及び第2の導電膜111と同様の材
料を用いて形成することができる。すなわち、第3の導電膜113として、アルミニウム
膜とチタン膜の積層膜だけでなく、チタン膜、タングステン膜、多結晶シリコン膜、アル
ミニウム膜、タンタル膜、モリブデン膜等の単層膜、及び、アルミニウム膜とチタン膜の
組み合わせ以外のこれらの組み合わせによる積層膜を使うことが可能である。
[0055]
第2のソース電極又はドレイン電極106を形成する際に、第2のソース電極又はドレ
イン電極106のエッチングは、第1のソース電極又はドレイン電極104のエッチング
と同一マスクを使用することができる。このためマスク枚数が増えることはない。
[0056]
また島状半導体膜105中のソース領域又はドレイン領域となる領域を、第1のソース
電極又はドレイン電極104と第2のソース電極又はドレイン電極106で挟むことによ
り、ソース領域又はドレイン領域と配線との接触抵抗が低減され、かつ第2のソース電極
又はドレイン電極106の膜厚は大きくすることができるので、配線抵抗を下げることも
できる。
Example 2
[0057]
本実施例では、本発明のTFTのトランジスタ特性を計算により確認した結果について
、図4を用いて説明する。なお本実施例で計算したTFTの構造は、図1に示すものと同
等である。以下に本実施例で用いた各種条件を示す。
[0058]
ソース電極とドレイン電極との間の長さ(チャネル長)L:3μm
ソース電極又はドレイン電極の幅(チャネル幅)W:1μm
半導体層:珪素(Si)膜
半導体層の膜厚:100nm
半導体層中に含まれる不純物:リン(P)
半導体層中に含まれる不純物濃度:1×10 15cm −3
ゲート絶縁膜:酸化珪素膜
ゲート絶縁膜の膜厚:100nm
[0059]
計算にはISE(Integrated Systems Engineering)
社のデバイスシミュレータを使用した。物理モデルとして移動度は電界効果を考慮し、半
導体層である珪素は欠陥のない理想的な結晶を仮定した。
[0060]
図4において、一点破線(以下「曲線1」という)は、ソース電極又はドレイン電極及
び半導体層は半導体層の上部のみで接触しており、かつ接触抵抗の無いオーミック接合が
なされている場合のVg−Id曲線の計算結果を表している。
[0061]
点線(以下「曲線2」という)は、ソース電極又はドレイン電極及び半導体層は半導体
層の上部のみで接触しており、かつショットキー障壁として0.2eVを与えた場合のV
g−Id曲線の計算結果を表している。
[0062]
実線(以下「曲線3」という)は、本発明のTFTの構造のVg−Id曲線の計算結果
を表している。すなわち曲線3は、すなわちソース電極又はドレイン電極及び半導体層は
、半導体層の上部及び下部で接触しており、かつそれらのショットキー障壁として0.2
eVを与えた場合のVg−Id曲線の計算結果である。
[0063]
曲線1の接触抵抗の無いオーミック接合がなされている場合というのは、実際にTFT
を作製したときに、半導体層と電極を加熱して接触抵抗をなくしている場合と同等である
。一方、曲線2及び曲線3のショットキー障壁がある場合というのは、半導体層と電極へ
の加熱を行わないで抵抗が存在している状態と同等である。
[0064]
曲線1は半導体層と電極間に接触抵抗のない理想的な場合である。しかし通常、半導体
層と電極間には接触抵抗が生じ、これがオン電流や移動度を低下させる。曲線2は半導体
層と電極間にショットキー障壁0.2eVに相当する接触抵抗が存在する場合を示してい
る。曲線2を見ると、接触抵抗のためにオン電流が低下することがわかる。接触抵抗を下
げるためには高温の熱処理を行えばよいが、プラスチックフィルムや紙を基板として用い
る場合は、熱処理で接触抵抗を低減することは困難である。
[0065]
曲線2と曲線3を比較すれば明らかなように、半導体層と電極を半導体層の上部と下部
の両方で接触させた場合(曲線3)は、接触抵抗が低減され、半導体層の上部のみで接触
させた場合(曲線2)に比べてオン電流は約2倍大きくなる。よって本発明を用いれば高
温の熱処理なしでTFTのオン電流を倍にすることができる。
[0066]
また、チャネル幅を2倍にすればオン電流も2倍にすることができるが、デバイスサイ
ズはそれだけ大きくなり、デバイスの集積密度は低下する。しかしソース領域とドレイン
領域の上下を配線で挟むTFTを用いれば素子の大きさを変える事なく、オン電流を倍に
することができる。
Example 3
[0067]
本実施例では、本発明の半導体装置をインクジェット法を用いて作製する例について、
図5(A)〜図5(E)を用いて説明する。
[0068]
基板201上に導電性ペーストを用いてインクジェット法でゲート電極202を形成す
る(図5(A)参照)。
[0069]
導電ペーストとしては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)等の
金属材料をを含む導電性ペースト、または導電性カーボンペーストを用いることができる
[0070]
基板201及びゲート電極202上にゲート絶縁膜203をインクジェット法で形成す
る(図5(B)参照)。
[0071]
ゲート絶縁膜203の材料としては、感光材を含む組成物を用いればよく、例えば、、
ノボラック樹脂と感光材であるナフトキノンジアジド化合物からなるポジ型レジスト、ま
たはベース樹脂、ジフェニルシランジオール及び酸発生材などを、溶媒に溶解又は分散さ
せたものからなるネガ型レジストを用いる。溶媒としては、酢酸ブチル、酢酸エチル等の
エステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチ
ルケトン、アセトン等の有機溶材などを用いる。溶媒の濃度は、レジストの種類などに応
じて適宜設定するとよい。
[0072]
ゲート絶縁膜203上に、第1のソース電極又はドレイン電極204を形成する。第1
のソース電極又はドレイン電極204は、ゲート電極202と同様の材料及び工程を用い
て形成すればよい。
[0073]
次いで島状半導体膜205を形成する。本実施例では、島状半導体膜205として有機
半導体材料を用いて、インクジェット法により形成する。有機半導体材料はキャリア輸送
性があり、かつ電界効果によりキャリア密度の変調が起こりうる有機材料であれば、低分
子、高分子のいずれも用いることができる。
[0074]
有機半導体材料の種類は特に限定されるものではないが、多環芳香族化合物、共役二重
結合化合物、金属フタロシアニン錯体、電荷移動錯体、縮合環テトラカルボン酸ジイミド
類、オリゴチオフェン類、フラーレン類、カーボンナノチューブ、などが挙げられる。例
えばポリピロール、ポリチオフェン、ポリ(3アルキルチオフェン)、ポリイソチアナフ
テン、ポリチェニレンビニレン、ポリ(p−フェニレンビニレン)、ポリアニリン、ポリ
ジアセチレン、ポリアズレン、ポリピレン、ポリカルバゾール、ポリセレノフェン、ポリ
フラン、ポリ(p−フェニレン)、ポリインドール、ポリビリダジン、ナフタセン、ヘキ
サセン、ヘプタセン、ピレン、クリセン、ペリレン、コロネン、テリレン、オバレン、ク
オテリレン、サーカムアントラセン、トリフェノジオキサジン、トリフェノジリアジン、
ヘキサセン−6、15−キノン、ポリビニルカルバゾール、ポリフェニレンスルフィド、
ポリビニレンスルフィド、ポリビニルピリジン、ナフタレンテトラカルボン酸ジイミド、
アントラセンテトラカルボン酸ジイミド、C 60、C 70、C 76、C 78、C 84及び
これらの誘導体を用いることができる。また、これらの具体例としては、一般的にp型半
導体とされるテトラセン、ペンタセン、セクシチオフェン(6T)、α,ω−ジヘキシル
ーセクシチオフェン、銅フタロシアニン、5−ベンジリデン−2,4−ジオキソテトラヒ
ドロ−1,3−チアゾール、2,2’−ビ(ジチエノ[3,2−b:2’,3’−d]チ
オフェン)、ビス−(1、2、5−チアジアゾロ)−p−キノビス(1、3−ジチオール
)、ジ(4−ビフェニル)−α−チオフェン、2,5−ジ(4−ビフェニリル)チオフェ
ン、ジ(4−ビフェニル)−α−ビチオフェン、5,5’−ジ(4−ビフェニリル)−2
,2−ビチオフェン、ジ(4−ビフェニル)−α−テルチオフェン、5,5’’−ジ(4
−ビフェニリル)−2,2’:5’,2’’ −テルチオフェン、ジ(4−ビフェニル)
−α−クアテルチオフェン、5,5’’’−ジ(4−ビフェニリル)−α−クアテルチオ
フェン、ジヘキシルアントラジチオフェン、2,8−ジヘキシルアントラ[2,3−b:
6,7−b’]ジチオフェン、ルブレン、ジヘキシル−α−テトラチオフェン、5,5’
’’−ジ(4−ビフェニリル)−α−クアテルチオフェン、ジヘキシル−α−ペンタチオ
フェン、5,5’’’’−ジヘキシル−α−キンクチオフェン、ポリ(2、5−チェニレ
ンビニレン)(PTV)、ポリ(3−ヘキシルチオフェン−2、5−ジイル)(P3HT
)、ポリ(9,9’−ジオクチルーフルオレン−co−ビチオフェン)(F8T2)、一
般的にn型半導体とされる7,7,8,8,−テトラシアノキノジメタン(TCNQ)、
3,4,9,10−ペリレンテトラカルボン酸二無水物(PTCDA)、1,4,5,8
,−ナフタレンテトラカルボン酸二無水物(NTCDA)、9,9,10,10−テトラ
シアノ−2,6−ナフトキノジメタン(略称:TCNNQ)、N,N’−ジオクチルー3
,4,9,10−ペリレンテトラカルボン酸ジイミド(PTCDI−C8H)、銅十六フ
ッ化フタロシアニン(F 16CuPc)、N,N’−2,2,3,3,4,4,5,5,
6,6,7,7,7−ジ15フッ化ヘキシル−1、4、5、8−ナフタレンテトラカルボ
ン酸ジイミド(NTCDI−C8F)、α,ω−ビス(ペルフルオロヘキシル)セクシチ
オフェン(略称:DFH−6T)、3’,4’−ジブチル−5,5’’−ビス(ジシアノ
メチレン)−5、5’’−ジヒドロ−2,2’:5’,2’’−テルチオフェン)(DC
MT)、メタノフラーレン[6,6]−フェニルC 61酪酸メチルエステル(PCBM)
等がある。
[0075]
なお、有機半導体においてp型やn型の特性はその物質固有のものでは無く、キャリア
を注入する電極との関係や注入の際の電界の強度に依存し、どちらになりやすいという傾
向はあるもののp型半導体としてもn型半導体としても使用することができる。
[0076]
次いで、島状半導体膜205及び第1のソース電極又はドレイン電極204に接触して
、第2のソース電極又はドレイン電極206を形成する。第2のソース電極又はドレイン
電極206は、ゲート電極202及び第1のソース電極又はドレイン電極204と同様の
材料及び工程で形成すればよい。
[0077]
以上のようにして本実施例の半導体装置が作製される。本実施例の半導体装置はインク
ジェット法で形成されるので、作製工程を短縮でき、作製コストを低く抑えることが可能
である。
[0078]
なお、本実施例の半導体装置はインクジェット法で形成されているが、必要であれば実
施の形態及び他の実施例で述べた作製工程を組み合わせて、必要な工程のみインクジェッ
ト法を用いてもよい。
[0079]
このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下
方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレ
イン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイ
ン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成
される第1のソース電極又はドレイン電極を薄く形成することができるため有機半導体膜
を用いる場合であっても、そのカバレッジが改善されてTFT特性が向上し、信頼性も向
上させることができる。
Example 4
[0080]
本実施例では、島状半導体膜と、島状半導体膜の上方に形成される第2のソース電極又
はドレイン電極との間に、一導電型を付与する不純物を添加した半導体膜を形成する例に
ついて、図6(A)〜図6(D)を用いて説明する。
[0081]
まず実施の形態及び実施例1に従って、図24(A)に示す島状半導体膜105形成ま
でを行う。次いで一導電型を付与する不純物を添加した半導体膜121を、CVD法等で
成膜する(図6(A)参照)。
[0082]
一導電型を付与する不純物は、nチャネル型TFTを作成するにはn型を付与する不純
物である、リン(P)やヒ素(As)を用いればよい。またpチャネル型TFTを形成す
るには、p型を付与する不純物であるホウ素(B)を用いればよい。
[0083]
次いで一導電型を付与する不純物を添加した半導体膜121に、エッチングのマスクと
なるレジストを用いてエッチングを行い、ソース領域又はドレイン領域となる島状不純物
半導体膜122を形成する(図6(B)参照)。またチャネル形成領域は、島状半導体膜
105のソース領域及びドレイン領域に挟まれた領域に形成される。
[0084]
次に第1のソース電極又はドレイン電極104及び島状不純物半導体膜122上に、導
電膜123を形成する(図6(C)参照)。導電膜123として、チタン(Ti)膜、タ
ングステン(W)膜、多結晶シリコン(poly−Si)膜、アルミニウム(Al)膜、
タンタル(Ta)膜、モリブデン(Mo)膜等の単層膜およびそれらの組み合わせによる
積層膜を使うことができる。
[0085]
次に導電膜123をエッチングして、第2のソース電極又はドレイン電極124を形成
する(図6(D)参照)。以上のようにして本実施例の半導体装置が形成される。
[0086]
このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下
方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレ
イン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイ
ン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成
される第1のソース電極又はドレイン電極を薄く形成することができるため、半導体膜と
のカバレッジが改善されてTFT特性が向上し、信頼性も向上させることができる。
Example 5
[0087]
本実施例では、本発明を用いて液晶表示装置を作製する例について、図7(A)〜図7
(B)、図8(A)〜図8(B)、図9、図10、図11(A)〜図11(D)、図12
(A)〜図12(B)を用いて説明する。
[0088]
まず実施の形態、実施例1及び実施例4に基づいて、基板301上に、nチャネル型T
FT355及び357、pチャネル型TFT356を形成する(図7(A)参照)。nチ
ャネル型TFT355及びpチャネル型TFT356はCMOS回路358を形成してい
る。
[0089]
nチャネル型TFT355は、ゲート電極302、ゲート絶縁膜305、第1のソース
電極又はドレイン電極311及び312、チャネル形成領域となる島状半導体膜317、
ソース領域又はドレイン領域となる島状不純物半導体膜321及び322、第2のソース
電極又はドレイン電極331及び332を有している。
[0090]
pチャネル型TFT356は、ゲート電極303、ゲート絶縁膜305、第1のソース
電極又はドレイン電極312及び313、チャネル形成領域となる島状半導体膜318、
ソース領域又はドレイン領域となる島状不純物半導体膜323及び324、第2のソース
電極又はドレイン電極332及び333を有している。
[0091]
nチャネル型TFT355及びpチャネル型TFT356は、第1のソース電極又はド
レイン電極312及び第2のソース電極又はドレイン電極332で電気的に接続されてC
MOS回路358を形成している。
[0092]
nチャネル型TFT357は、ゲート電極304、ゲート絶縁膜305、第1のソース
電極又はドレイン電極314及び315、チャネル形成領域となる島状半導体膜319、
ソース領域又はドレイン領域となる島状不純物半導体膜325及び326、第2のソース
電極又はドレイン電極334及び335を有している。
[0093]
基板301は、実施の形態及び実施例1の基板101と同様のものを用いればよい。ま
たゲート電極302〜304、ゲート絶縁膜305、第1のソース電極又はドレイン電極
311〜315、島状半導体膜317〜319、、第2のソース電極又はドレイン電極3
31〜335はそれぞれ、実施の形態及び実施例1のゲート電極102、ゲート絶縁膜1
03、第1のソース電極又はドレイン電極104、島状半導体膜105、第2のソース電
極又はドレイン電極106を援用して形成すればよい。
[0094]
またnチャネル型TFT355の島状不純物半導体膜321及び322、並びにnチャ
ネル型TFT357の島状不純物半導体膜325及び326は、n型を付与する不純物で
ある、リン(P)やヒ素(As)を添加した半導体膜を成膜することにより形成すればよ
い。一方、pチャネル型TFT356の島状不純物半導体膜323及び324は、p型を
付与する不純物である、ホウ素(B)を添加した半導体膜を成膜することにより形成すれ
ばよい。
[0095]
またTFT357は、本実施例の液晶表示装置では画素TFTとして機能するものであ
るが、必要であれば画素TFTとしてnチャネル型TFTでなく、pチャネル型TFTを
用いてもよい。その場合はTFT357の島状不純物半導体膜325及び326を、n型
不純物が添加された半導体膜ではなく、p型不純物が添加された半導体膜を用いて形成す
ればよい。
[0096]
次いでnチャネル型TFT355、pチャネル型TFT356及びnチャネル型TFT
357上に第1層間絶縁膜341を形成する。
[0097]
第1層間絶縁膜341としては、スパッタ法を用いて、シリコンを含む絶縁膜、例えば
酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。勿論、
第1層間絶縁膜341は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定さ
れるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
また可能であれば上記の材料を用いてプラズマCVD法で第1層間絶縁膜341を形成し
てもよい。
[0098]
本実施例では、不純物を導入した後、窒素を含む酸化珪素膜をスパッタ法により50n
m形成する。その際に窒素を含む酸化珪素膜上からレーザ照射を行って不純物を活性化し
てもよい。
[0099]
レーザ結晶化は、連続発振のレーザ、または擬似CWレーザとして、発振周波数が10
MHz以上、好ましくは80MHz以上のパルス発振レーザを用いることができる。
[0100]
具体的には、連続発振のレーザとして、Arレーザ、Krレーザ、CO レーザ、YA
Gレーザ、YVO レーザ、フォルステライト(Mg SiO )レーザ、YLFレーザ
、YAlO レーザ、GdVO レーザ、Y レーザ、アレキサンドライトレーザ、
Ti:サファイアレーザ、ヘリウムカドミウムレーザ、多結晶(セラミック)のYAG、
、YVO 、YAlO 、GdVO にドーパントとしてNd、Yb、Cr、T
i、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレ
ーザなどが挙げられる。
[0101]
また擬似CWレーザとして、パルス発振の発振周波数が10MHz以上、好ましくは8
0MHz以上であれば、Arレーザ、Krレーザ、エキシマレーザ、CO レーザ、YA
Gレーザ、Y レーザ、YVO レーザ、フォルステライト(Mg SiO )レー
ザ、YLFレーザ、YAlO レーザ、GdVO レーザ、アレキサンドライトレーザ、
Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結晶(セラミック)のY
AG、Y 、YVO 、YAlO 、GdVO にドーパントとしてNd、Yb、C
r、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質と
するレーザのようなパルス発振レーザを用いることができる。
[0102]
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レ
ーザと同等の効果を示すものである。
[0103]
次にスパッタ法により窒化珪素膜を50nm形成し、更に窒素を含む酸化珪素膜を60
0nm形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び窒素を含む酸化珪素膜の
積層膜が第1層間絶縁膜341である。
[0104]
次に基板とその上に形成されたものを410℃で1時間加熱し、窒化珪素膜から水素を
放出させることにより水素化を行う。
[0105]
次に第1層間絶縁膜341を覆って、平坦化膜として機能する第2層間絶縁膜342を
形成する(図7(B)参照)。
[0106]
第2層間絶縁膜342としては、感光性または非感光性の有機材料(ポリイミド、アク
リル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン)、シロキサ
ン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹
脂又はネガ型感光性有機樹脂を用いることができる。
[0107]
なおシロキサンとは、シリコン(Si)と酸素(O)との結合で骨格構造で構成され、
置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用
いられるものである。また置換基として、フルオロ基を用いてもよい。さらに置換基とし
て、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
[0108]
本実施例では、第2層間絶縁膜342としてシロキサンをスピンコート法で形成する。
[0109]
第1層間絶縁膜341及び第2層間絶縁膜342をエッチングして、第1層間絶縁膜3
41及び第2層間絶縁膜342に、第2のソース電極又はドレイン電極331、333、
334及び335に到達するコンタクトホールを形成する。
[0110]
なお、第2層間絶縁膜342上に第3層間絶縁膜を形成し、第1層間絶縁膜〜第3層間
絶縁膜にコンタクトホールを形成してもよい。第3の層間絶縁膜としては、水分や酸素な
どを他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、スパッタ法またはC
VD法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜または窒素を含む
酸化珪素膜、炭素を主成分とする薄膜(例えばDLC膜、CN膜)などを用いることがで
きる。
[0111]
第2層間絶縁膜342上にコンタクトホールを介して、第3の導電膜を形成し、第3の
導電膜を用いて電極又は配線345〜348を形成する。
[0112]
本実施例として、第3の導電膜は金属膜を用いる。該金属膜は、アルミニウム(Al)
、チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)
の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施例では、チタ
ン膜(Ti)、窒化チタン膜(TiN)、シリコン−アルミニウム合金膜(Al−Si)
、チタン膜(Ti)をそれぞれ60nm、40nm、300nm、100nmに積層した
のち、所望の形状にエッチングして電極又は配線345〜348を形成する。
[0113]
またこの電極又は配線345〜348を、ニッケル、コバルト、鉄のうち少なくとも1
種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウ
ム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。ま
たこのようなアルミニウム合金膜は、透明導電膜、例えばインジウム錫酸化物(Indi
um Tin Oxide(ITO))膜と接触しても酸化還元反応が起こらないため、
両者を直接接触させることができる。さらにこのようなアルミニウム合金膜は、比抵抗が
低く耐熱性にも優れているので、配線材料としては有用である。
[0114]
また電極又は配線345〜348はそれぞれ、電極と配線を同じ材料で同一工程でして
形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
[0115]
次に第2層間絶縁膜342及び電極又は配線345〜348上に第3層間絶縁膜351
を形成する。なお第3層間絶縁膜351は、第2層間絶縁膜342と同様の材料を用いて
形成することが可能である。
[0116]
なお、第2層間絶縁膜342上に水分や酸素などを他の絶縁膜と比較して透過させにく
い膜を第3層間絶縁膜として形成した場合には、絶縁膜351は第4層間絶縁膜となる。
[0117]
次いで、フォトマスクを用いてレジストマスクを形成し、第3層間絶縁膜351の一部
をドライエッチングにより除去して開口(コンタクトホールを形成)する。このコンタク
トホール形成においては、エッチングガスとして四フッ化炭素(CF )、酸素(O
、ヘリウム(He)を、それぞれ50sccm、50sccm、30sccmの流量で用
いた。なお、コンタクトホールの底部は電極又は配線348に達している。
[0118]
次いで、レジストマスクを除去した後、全面に導電膜を成膜する。次いで第2の導電膜
のを用いて、電極又は配線348に電気的に接続される画素電極352を形成する(図8
(B)参照)。
[0119]
透過型の液晶表示装置を作製する場合は、インジウム錫酸化物(ITO)、酸化珪素を
含むインジウム錫酸化物、酸化亜鉛(ZnO)、酸化スズ(SnO )などの透明導電膜
を用い、画素電極352を形成する。
[0120]
一方、反射型の液晶表示装置を作製する場合は、画素電極352をスパッタ法によりA
g(銀)、Au(金)、Cu(銅)、W(タングステン)、Al(アルミニウム)等の光
反射性を有する金属材料を用いて形成すればよい。
[0121]
なお、図10に画素TFTとなるnチャネル型TFT357を含む画素部371の一部
を拡大した上面図を示す。また、図10は画素電極の形成途中を示しており、左側の画素
においては画素電極が形成されているが、右側の画素においては画素電極を形成していな
い状態を示している。図10において、実線A−A’で切断した図が、図9の画素部の断
面と対応しており、図7(A)〜図7(B)及び図8(A)〜図8(B)と対応する箇所
には同じ符号を用いている。
[0122]
画素それぞれには容量配線369が設けてあり、保持容量は、第1層間絶縁膜341を
誘電体とし、画素電極352と、画素電極352と重なる容量配線369とで形成されて
いる。
[0123]
なお本実施例においては、画素電極352と容量配線369が重なる領域は、第2層間
絶縁膜342及び第3層間絶縁膜351をエッチングし、保持容量は画素電極352,第
1層間絶縁膜341及び容量配線369によって形成されている。しかし第2層間絶縁膜
342及び第3層間絶縁膜351も誘電体として用いることが可能であれば、第2層間絶
縁膜342及び第3層間絶縁膜351をエッチングしなくてもよい。その場合第1層間絶
縁膜341及び第2層間絶縁膜342及び第3層間絶縁膜351が誘電体として機能する
。もしくは第3層間絶縁膜351のみをエッチングして、第1層間絶縁膜341と第2層
間絶縁膜342を誘電体として用いてもよい。
[0124]
以上の工程により、基板301上に画素TFT357、CMOS回路358を構成する
nチャネル型TFT355及びpチャネル型TFT356、画素電極352が形成された
液晶表示装置のTFT基板が完成する。
[0125]
次いで、画素電極352を覆うように、配向膜359を形成する。なお、配向膜359
は、液滴吐出法やスクリーン印刷法やオフセット印刷法を用いればよい。その後、配向膜
359の表面にラビング処理を行う。
[0126]
そして、対向基板361には、着色層363、遮光層(ブラックマトリクス)362、
及びオーバーコート層364からなるカラーフィルタを設け、さらに透明電極もしくは反
射電極からなる対向電極365と、その上に配向膜366を形成する(図9参照)。
[0127]
なお本明細書において、透明電極とは透光性を有する電極を指し、光が透過すれば透明
電極と呼ぶこととする。従って、本明細書においては、曇っていたり、色が付いていたと
しても、透光性を有していれば透明電極と呼ぶこととする。
[0128]
次いで、閉パターンであるシール材381を液滴吐出法により画素TFTを含む画素部
371と重なる領域を囲むように形成する(図11(A)参照)。ここでは液晶を滴下す
るため、閉パターンのシール材381を描画する例を示すが、開口部を有するシールパタ
ーンを設け、基板301を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ
式(汲み上げ式)を用いてもよい。
[0129]
次いで、気泡が入らないように減圧下で液晶367の滴下を行い(図11(B)参照)
、TFT基板301と対向基板361を貼り合わせる(図11(C)参照)。閉ループの
シールパターン内に液晶367を1回若しくは複数回滴下する。液晶367の配向モード
としては、液晶分子の配列が光の入射から射出に向かって90°ツイスト配向したTNモ
ードを用いる場合が多い。TNモードの液晶表示装置を作製する場合には、基板のラビン
グ方向が直交するように貼り合わせる。
[0130]
なお、一対の基板間隔は、球状のスペーサを散布したり、樹脂からなる柱状のスペーサ
を形成したり、シール材381にフィラーを含ませることによって維持すればよい。上記
柱状のスペーサは、アクリル、ポリイミド、ポリイミドアミド、エポキシの少なくとも1
つを主成分とする有機樹脂材料、もしくは酸化珪素、窒化珪素、窒素を含む酸化珪素のい
ずれか一種の材料の単層膜、或いはこれらの積層膜からなる無機材料であることを特徴と
している。
[0131]
次いで、基板の分断を行う。多面取りの場合、基板をそれぞれのパネルを分断する。ま
た、1面取りの場合、予めカットされている対向基板を貼り合わせることによって、分断
工程を省略することもできる(図11(D)参照)。
[0132]
そして、異方性導電層を介し、公知の技術を用いてFPC(Flexible Pri
nted Circuit)を貼りつける。以上の工程で本実施例の液晶表示装置が完成
する。また、必要があれば光学フィルムを貼り付ける。透過型の液晶表示装置とする場合
、偏光板は、TFT基板301と対向基板361の両方に貼り付ける。
[0133]
以上の工程によって得られた液晶表示装置の上面図を図12(A)に示すとともに、他
の液晶表示装置の上面図の例を図12(B)に示す。
[0134]
図12(A)中、301はTFT基板、361は対向基板、371は画素部、372は
ソース信号線駆動回路、373はゲート信号線駆動回路、381はシール材、382はF
PCである。なお、液晶を液滴吐出法により吐出させ、減圧下で一対の基板301及び3
61をシール材381で貼り合わせている。
[0135]
図12(B)中、301はTFT基板、361は対向基板、372はソース信号線駆動
回路、373はゲート信号線駆動回路、371は画素部、381aは第1シール材、38
2はFPCである。なお、液晶を液滴吐出法により吐出させ、一対の基板301及び36
1を第1シール材381aおよび第2シール材381bで貼り合わせている。ソース信号
線駆動回路372及びゲート信号線駆動回路373には液晶は不要であるため、画素部3
71のみに液晶を保持させており、第2シール材381bはパネル全体の補強のために設
けられている。
[0136]
このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下
方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレ
イン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイ
ン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成
される第1のソース電極又はドレイン電極を薄く形成することができるため、半導体膜と
のカバレッジが改善されてTFTの特性が向上し、液晶表示装置全体の信頼性も向上させ
ることができる。
[0137]
また、本実施例は、必要であれば実施の形態、実施例1〜実施例4と自由に組み合わせ
ることが可能である。
Example 6
[0138]
本実施例では、液晶滴下に液滴吐出法を用いる例を示す。本実施例では、大面積基板4
00を用い、パネル4枚取りの作製例を図13(A)〜図13(D)、図14(A)〜図
14(B)、図15(A)〜図15(B)、図16(A)〜図16(B)に示す。
[0139]
図13(A)は、ディスペンサ(またはインクジェット)による液晶層形成の途中の断
面図を示しており、シール材402で囲まれた画素部401を覆うように液晶材料404
を液滴吐出装置406のノズル408から吐出、噴射、または滴下させている。液滴吐出
装置406は、図13(A)中の矢印方向に移動させる。なお、ここではノズル408を
移動させた例を示したが、ノズルを固定し、基板を移動させることによって液晶層を形成
してもよい。
[0140]
また、図13(B)には斜視図を示している。シール材402で囲まれた領域のみに選
択的に液晶材料404を吐出、噴射、または滴下させ、ノズル走査方向403に合わせて
滴下面405が移動している様子を示している。
[0141]
また、図13(A)の点線で囲まれた部分409を拡大した断面図が図13(C)及び
図13(D)である。液晶材料の粘性が高い場合は、連続的に吐出され、図13(C)の
ように繋がったまま付着される。一方、液晶材料の粘性が低い場合には、間欠的に吐出さ
れ、図13(D)に示すようにドット状に液滴が滴下される。
[0142]
なお、図13(C)中、410は本発明により形成された画素TFT、411は画素電
極をそれぞれ指している。画素部401は、マトリクス状に配置された画素電極と、該画
素電極と接続されているスイッチング素子、ここではボトムゲート型TFTと、保持容量
とで構成されている。
[0143]
ここで、図14(A)〜図14(B)及び図15(A)〜図15(B)を用いて、パネ
ル作製の流れを以下に説明する。
[0144]
まず、画素部401が形成された絶縁表面を有する第1基板400を用意する。第1基
板400は、予め、配向膜の形成、ラビング処理、球状スペーサ散布、或いは柱状スペー
サ形成、またはカラーフィルタの形成などを行っておく。これらの詳細な作製方法は実施
例5の記載を援用すればよい。
[0145]
次いで、図14(A)に示すように、不活性気体雰囲気または減圧下で第1基板400
上にディスペンサ装置またはインクジェット装置でシール材402を所定の位置(画素部
401を囲むパターン)に形成する。半透明なシール材402としてはフィラー(直径6
μm〜24μm)を含み、且つ、粘度40〜400Pa・sのものを用いる。なお、後に
接する液晶に溶解しない材料を選択することが好ましい。シール材402としては、アク
リル系光硬化樹脂やアクリル系熱硬化樹脂を用いればよい。また、簡単なシールパターン
であるのでシール材402は、印刷法で形成することもできる。
[0146]
次いで、シール材402に囲まれた領域に液晶材料404をインクジェット法により滴
下する(図14(B)参照)。液晶材料404としては、インクジェット法によって吐出
可能な粘度を有する公知の液晶材料を用いればよい。また、液晶材料404は温度を調節
することによって粘度を設定することができるため、インクジェット法に適している。イ
ンクジェット法により無駄なく必要な量だけの液晶材料404をシール材402に囲まれ
た領域に保持することができる。
[0147]
次いで、画素部401が設けられた第1基板400と、対向電極や配向膜が設けられた
第2基板421とを気泡が入らないように減圧下で貼りあわせる。(図15(A)参照)
ここでは、貼りあわせると同時に紫外線照射や熱処理を行って、シール材402を硬化さ
せる。なお、紫外線照射に加えて、熱処理を行ってもよい。
[0148]
また、図16(A)〜図16(B)に貼り合わせ時または貼り合わせ後に紫外線照射や
熱処理が可能な貼り合わせ装置の例を示す。
[0149]
図16(A)及び図16(B)中、422は第1基板支持台、423は第2基板支持台
、424は透光性の窓、428は下側定盤、429は紫外光の光源である。なお、図16
(A)〜図16(B)において、図13(A)〜図13(D)、図14(A)〜図14(
B)及び図15(A)〜図15(B)と対応する部分は同一の符号を用いている。
[0150]
下側定盤428は加熱ヒータが内蔵されており、シール材402を硬化させる。また、
第2基板支持台423には透光性の窓424が設けられており、光源429からの紫外光
などを通過させるようになっている。ここでは図示していないが窓424を通して基板の
位置アライメントを行う。また、対向基板となる第2基板421は予め、所望のサイズに
切断しておき、第2基板支持台423に真空チャックなどで固定しておく。図16(A)
は貼り合わせ前の状態を示している。
[0151]
貼り合わせ時には、第1基板支持台422と第2基板支持台423とを下降させた後、
圧力をかけて第1基板400と第2基板421を貼り合わせ、そのまま紫外光を照射する
ことによって硬化させる。貼り合わせ後の状態を図16(B)に示す。
[0152]
次いで、スクライバー装置、ブレイカー装置、ロールカッターなどの切断装置を用いて
第1基板400を切断する(図15(B)参照)。こうして、1枚の基板から4つのパネ
ルを作製することができる。そして、公知の技術を用いてFPCを貼りつける。
[0153]
なお、第1基板400、第2基板421としてはガラス基板、またはプラスチック基板
を用いることができる。
[0154]
このように本実施例では、本発明の半導体装置を液滴吐出法で液晶表示装置を作製する
場合にも援用している。本発明の半導体装置は、ソース領域またはドレイン領域は、その
上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極
又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又
はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下
方に形成される第1のソース電極又はドレイン電極を薄く形成することができるため、半
導体膜とのカバレッジが改善されてTFTの特性が向上し、液晶表示装置全体の信頼性も
向上させることができる。
[0155]
また、本実施例は、必要であれば実施の形態及び実施例1〜実施例5と自由に組み合わ
せることが可能である。
Example 7
[0156]
本実施例では、本発明を用いて両面射出型表示装置を作製する例を図17(A)〜図1
7(B)、図18、図19及び図20を用いて示す。
[0157]
まず実施の形態、実施例1及び実施例4に基づいて、基板501上に、nチャネル型T
FT561及び562、pチャネル型TFT563を形成する。
[0158]
nチャネル型TFT561は、ゲート電極502、ゲート絶縁膜505、第1のソース
電極又はドレイン電極511及び512、チャネル形成領域となる島状半導体膜517、
ソース領域又はドレイン領域となる島状不純物半導体膜521及び522、第2のソース
電極又はドレイン電極531及び532を有している。
[0159]
nチャネル型TFT562は、ゲート電極503、ゲート絶縁膜505、第1のソース
電極又はドレイン電極513及び514、チャネル形成領域となる島状半導体膜518、
ソース領域又はドレイン領域となる島状不純物半導体膜523及び524、第2のソース
電極又はドレイン電極533及び534を有している。
[0160]
pチャネル型TFT563は、ゲート電極504、ゲート絶縁膜505、第1のソース
電極又はドレイン電極515及び516、チャネル形成領域となる島状半導体膜519、
ソース領域又はドレイン領域となる島状不純物半導体膜525及び526、第2のソース
電極又はドレイン電極535及び536を有している。
[0161]
基板501は、実施の形態及び実施例1の基板101と同様のものを用いればよい。ま
たゲート電極502〜504、ゲート絶縁膜505、第1のソース電極又はドレイン電極
511〜516、島状半導体膜517〜519、第2のソース電極又はドレイン電極53
1〜536はそれぞれ、実施の形態及び実施例1のゲート電極102、ゲート絶縁膜10
3、第1のソース電極又はドレイン電極104、島状半導体膜105、第2のソース電極
又はドレイン電極106を援用して形成すればよい。
[0162]
またnチャネル型TFT561の島状不純物半導体膜521及び522、並びにnチャ
ネル型TFT562の島状不純物半導体膜523及び524は、n型を付与する不純物で
ある、リン(P)やヒ素(As)を添加した半導体膜を成膜することにより形成すればよ
い。一方、pチャネル型TFT563の島状不純物半導体膜525及び526は、p型を
付与する不純物である、ホウ素(B)を添加した半導体膜を成膜することにより形成すれ
ばよい。
[0163]
本実施例においては、pチャネル型TFT563は本両面射出型表示装置の画素TFT
として用いられる。またnチャネル型TFT561及び562は、画素TFT563を駆
動する駆動回路のTFTとして用いられる。ただし画素TFTは必ずしもpチャネル型T
FTである必要はなく、nチャネル型TFTを用いてもよい。また駆動回路も複数のnチ
ャネル型TFTを組み合わせた回路である必要はなく、nチャネル型TFTとpチャネル
型TFTを相補的に組み合わせた回路、もしくは複数のpチャネル型TFTを組み合わせ
た回路であってもよい。
[0164]
次に第1層間絶縁膜541として、水素を含む絶縁膜を成膜し、その後島状半導体膜に
添加された不純物元素の活性化を行う。この不純物元素の活性化は実施例5に記載したレ
ーザ処理方法によって行えばよい。
[0165]
水素を含む絶縁膜は、PCVD法により得られる窒素を含む酸化珪素膜を用いる。もし
くは酸素を含む窒化珪素膜を用いてもよい。なお、第1層間絶縁膜541は、酸化珪素を
含んでいる透光性を有する絶縁膜である。
[0166]
その後全体を410℃で1時間加熱することにより、島状半導体膜の水素化を行う。
[0167]
次いで、第2層間絶縁膜542となる平坦化膜を形成する。平坦化膜としては、透光性
を有する無機材料(酸化珪素、窒化珪素、酸素を含む窒化珪素など)、感光性または非感
光性の有機材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまた
はベンゾシクロブテン)、またはこれらの積層などを用いる。また、平坦化膜に用いる他
の透光性を有する膜としては、塗布法によって得られるアルキル基を含む酸化珪素膜から
なる絶縁膜、例えばシリカガラス、アルキルシロキサンポリマー、アルキルシルセスキオ
キサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサ
ンポリマーなどを用いて形成された絶縁膜を用いることができる。シロキサン系ポリマー
の一例としては、東レ製塗布絶縁膜材料であるPSB−K1、PSB−K31や触媒化成
製塗布絶縁膜材料であるZRS−5PHが挙げられる。
[0168]
次いで、透光性を有する第3層間絶縁膜543を形成する。第3層間絶縁膜543は、
後の工程で第1の画素電極565となる導電膜をエッチングする際、第2層間絶縁膜54
2である平坦化膜を保護するためのエッチングストッパ膜として設けるものである。ただ
し、第1の画素電極565となる導電膜をエッチングする際、第2層間絶縁膜542がエ
ッチングストッパ膜となるのであれば第3層間絶縁膜543は不要である。
[0169]
次いで、新たなマスクを用いて第1層間絶縁膜541、第2層間絶縁膜542及び第3
層間絶縁膜543にコンタクトホールを形成する。次いで、マスクを除去し、導電膜(窒
化チタン膜、アルミニウム膜及び窒化チタン膜の積層膜)を形成した後、また別のマスク
を用いてエッチング(BCl とCl との混合ガスでのドライエッチング)を行い、電
極又は配線551〜556(TFTのソース配線又はドレイン配線や、電流供給配線など
)を形成する(図17(A)参照)。ただし、本実施例では電極と配線を一体形成するが
、電極と配線を別々に形成して、電気的に接続させてもよい。なお、窒化チタン膜は、高
耐熱性平坦化膜との密着性が良好な材料の一つである。
[0170]
次いで、新たなマスクを用いて第1の画素電極565を膜厚10nm〜800nmの範
囲で形成する。第1の画素電極565としては、インジウム錫酸化物(ITO)の他、例
えば、Si元素を含むインジウム錫酸化物や、酸化インジウムに、さらに2〜20wt%
の酸化亜鉛(ZnO)を混合したターゲットを用いて形成された導電膜などの仕事関数の
高い(仕事関数4.0eV以上)透明導電膜を用いることができる。
[0171]
次いで、新たなマスクを用いて第1の画素電極565の端部を覆う絶縁物566(隔壁
、障壁などと呼ばれる)を形成する。絶縁物566としては、塗布法により得られる感光
性または非感光性の有機材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、
レジストまたはベンゾシクロブテン)、またはSOG膜(例えば、アルキル基を含む酸化
珪素膜)を膜厚0.8μm〜1μmの範囲で用いる。
[0172]
次いで、有機化合物を用いて正孔注入層571、正孔輸送層572、発光層573、電
子輸送層574及び電子注入層575を、蒸着法または塗布法により形成する。
[0173]
なお、正孔注入層571、正孔輸送層572、発光層573、電子輸送層574及び電
子注入層575はこの順番でなくてもよく、第1の画素電極565と第2の画素電極57
6との間に、第1の画素電極565の側から電子注入層、電子輸送層、発光層、正孔輸送
層、正孔注入層の順に形成することも可能である。
[0174]
なお、発光素子の信頼性を向上させるため、正孔注入層571の形成前に真空加熱を行
って脱気を行うことが好ましい。例えば、正孔注入層となる有機化合物材料の蒸着を行う
前に、基板に含まれるガスを除去するために減圧雰囲気や不活性雰囲気で200℃〜30
0℃の加熱処理を行うことが望ましい。なお、層間絶縁膜と隔壁とを高耐熱性を有する酸
化珪素膜で形成した場合には、さらに高い加熱処理(410℃)を加えることもできる。
[0175]
次に、蒸着マスクを用いて選択的に第1の画素電極565上にモリブデン酸化物(Mo
Ox)と、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニ
ル(α−NPD)と、ルブレンとを共蒸着して正孔注入層(第1の有機化合物を含む層)
571を形成する。
[0176]
なお、MoOxの他、銅フタロシアニン(CuPc)やバナジウム酸化物(VOx)、
ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の正孔注入性の高い材
料を用いることができる。また、ポリ(エチレンジオキシチオフェン)/ポリ(スチレン
スルホン酸)水溶液(PEDOT/PSS)等の正孔注入性の高い高分子材料を塗布法に
よって成膜したものを正孔注入層571として用いてもよい。
[0177]
次いで、蒸着マスクを用いて選択的にα−NPDを蒸着し、正孔注入層571の上に正
孔輸送層(第2の有機化合物を含む層)572を形成する。なお、α−NPDの他、4,
4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(略称
:TPD)、4,4’,4’’−トリス(N,N−ジフェニル−アミノ)−トリフェニル
アミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)
−N−フェニル−アミノ]−トリフェニルアミン(略称:MTDATA)等の芳香族アミ
ン系化合物に代表される正孔輸送性の高い有機化合物を用いることができる。
[0178]
次いで、選択的に発光層(第3の有機化合物を含む層)573を形成する。フルカラー
表示装置とするためには発光色(R、G、B)ごとに蒸着マスクのアライメントを行って
それぞれ選択的に蒸着する。
[0179]
赤色の発光を示す発光層573Rとしては、Alq :DCM、またはAlq :ルブ
レン:BisDCJTMなどの材料を用いる。また、緑色の発光を示す発光層573Gと
しては、Alq :DMQD(N,N’−ジメチルキナクリドン)、またはAlq :ク
マリン6などの材料を用いる。また、青色の発光を示す発光層573Bとしては、α—N
PD、またはtBu−DNAなどの材料を用いる。
[0180]
次いで、蒸着マスクを用いて選択的にAlq (トリス(8−キノリノラト)アルミニ
ウム)を蒸着し、発光層573上に電子輸送層(第4の有機化合物を含む層)574を形
成する。なお、Alq の他、トリス(4−メチル−8−キノリノラト)アルミニウム(
略称:Almq )、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(
略称:BeBq )、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト
−アルミニウム(略称:BAlq)等のキノリン骨格またはベンゾキノリン骨格を有する
金属錯体等に代表される電子輸送性の高い有機化合物を用いることができる。また、この
他ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(略称:Zn(B
OX) )、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(略称:
Zn(BTZ)2)などのオキサゾール系、チアゾール系配位子を有する金属錯体なども
用いることができる。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4
−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)や、1
,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−
2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4
−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、
3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフ
ェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリ
ン(略称:BPhen)、バソキュプロイン(略称:BCP)なども電子輸送性が高いた
め、電子輸送層574として用いることができる。
[0181]
次いで、4,4−ビス(5−メチルベンズオキサゾル−2−イル)スチルベン(略称:
BzOs)とリチウム(Li)とを共蒸着し、電子輸送層574および絶縁物566を覆
って電子注入層(第5の有機化合物を含む層)575を形成する。ベンゾオキサゾール誘
導体(BzOs)を用いることで、後の工程に行われる第2の画素電極576形成時にお
けるスパッタ法に起因する損傷を抑制している。なお、BzOs:Li以外に、CaF
、フッ化リチウム(LiF)、フッ化セシウム(CsF)等のようなアルカリ金属又はア
ルカリ土類金属の化合物等の電子注入性の高い材料を用いることができる。また、この他
、Alq とマグネシウム(Mg)とを混合したものも用いることができる。
[0182]
次に、電子注入層575の上に第2の画素電極576を膜厚10nm〜800nmの範
囲で形成する。第2の画素電極576としては、インジウム錫酸化物(ITO)の他、例
えば、Si元素を含むインジウム錫酸化物や、酸化インジウムにさらに2〜20wt%の
酸化亜鉛(ZnO)を混合したターゲットを用いて形成された導電膜を用いることができ
る。
[0183]
以上のようにして、発光素子が作製される。発光素子を構成する第1の画素電極565
、正孔注入層571、正孔輸送層572、発光層573、電子輸送層574、電子注入層
575、第2の画素電極576の各材料は適宜選択し、各膜厚も調整する。第1及び第2
の画素電極とで同じ材料を用い、且つ、同程度の膜厚、好ましくは100nm程度の薄い
膜厚とすることが望ましい。
[0184]
また上述したように、必要であれば第1の画素電極565、電子注入層、電子輸送層、
発光層、正孔輸送層、正孔注入層、第2の画素電極576の順で積層することも可能であ
る。
[0185]
また、必要であれば、発光素子を覆って、水分の侵入を防ぐ透明保護層577を形成す
る。透明保護層577としては、スパッタ法またはCVD法により得られる窒化珪素膜、
酸化珪素膜、酸素を含む窒化珪素膜。または窒素を含む酸化珪素膜、炭素を主成分とする
薄膜(例えばダイヤモンドライクカーボン(DLC)膜、窒化炭素(CN)膜)などを用
いることができる(図18参照)。
[0186]
次いで、基板間隔を確保するためのギャップ材を含有するシール材を用い、第2の基板
581と基板501とを貼り合わせる。第2の基板581も、光透過性を有するガラス基
板や石英基板を用いればよい。なお、一対の基板の間は、空隙(不活性気体)として乾燥
剤を配置してもよいし、透明なシール材(紫外線硬化または熱硬化のエポキシ樹脂など)
を一対の基板間に充填してもよい。
[0187]
発光素子は、第1の画素電極565及び第2の画素電極576が透光性材料で形成され
るため、一つの発光素子から2方向、即ち両面側から発光させることができる。
[0188]
以上に示すパネル構成とすることで上面からの発光強度と、下面からの発光強度とをほ
ぼ同一とすることができる。
[0189]
最後に基板501及び581のそれぞれの上に、光学フィルム(偏光板、または円偏光
板)582及び583を設けてコントラストを向上させる(図19参照)。
[0190]
図20に発光色(赤色(R)、緑色(G)、青色(B))ごとの発光素子の断面図を示
す。赤色(R)の発光素子は、画素TFT563R、第1の画素電極565R、正孔注入
層571R、正孔輸送層572R、発光層573R、電子輸送層574R、電子注入層5
75、第2の画素電極576、透明保護層577を有している。
[0191]
また、緑色(G)の発光素子は、画素TFT563G、第1の画素電極565G、正孔
注入層571G、正孔輸送層572G、発光層573G、電子輸送層574G、電子注入
層575、第2の画素電極576、透明保護層577を有している。
[0192]
さらに、青色(B)の発光素子は、画素TFT563B、第1の画素電極565B、正
孔注入層571B、正孔輸送層572B、発光層573B、電子輸送層574B、電子注
入層575、第2の画素電極576、透明保護層577を有している。
[0193]
このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下
方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレ
イン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイ
ン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成
される第1のソース電極又はドレイン電極を薄く形成することができるため、半導体膜と
のカバレッジが改善されてTFTの特性が向上し、両面射出型表示装置全体の信頼性も向
上させることができる。
[0194]
また、本実施例は、必要であれば実施の形態及び実施例1〜実施例6と自由に組み合わ
せることが可能である。
Example 8
[0195]
本発明が適用される電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴー
グル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオコンポ等
)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigit
al Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示
しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図2
1(A)〜図21(D)及び図22(A)〜図22(D)に示す。
[0196]
図21(A)は発光表示装置でありテレビ受像器などがこれに当たる。筐体601、表
示部603、スピーカ部604等を含む。本発明は、表示部603及び制御用回路部等に
適用することができる。画素部にはコントランスを高めるため、偏光板、または円偏光板
を備えるとよい。例えば、封止基板上に、1/4λ板、1/2λ板、偏光板の順にフィル
ムを設けるとよい。さらに偏光板上に反射防止膜を設けてもよい。本発明を使用すること
により、信頼性の高い発光表示装置を得ることができる。
[0197]
図21(B)は液晶ディスプレイもしくはELディスプレイであり、筐体611、支持
台612、表示部613などによって構成されている。本発明は表示部613及び制御用
回路部等に適用が可能である。本発明を使用することにより、信頼性の高い液晶ディスプ
レイもしくはELディスプレイを得ることができる。
[0198]
図21(C)は携帯電話であり、本体621、筐体622、表示部623、音声入力部
624、音声出力部625、操作キー626、アンテナ628等を含む。本発明は表示部
623及び制御用回路部等に適用することができる。本発明を使用することにより、信頼
性の高い携帯電話を得ることができる。
[0199]
図21(D)はパーソナルコンピュータであり、本体631、筐体632、表示部63
3、キーボード634、外部接続ポート635、ポインティングマウス636等を含む。
本発明は、表示部633及び制御用回路部等に適用することができる。本発明を使用する
ことにより、信頼性の高いパーソナルコンピュータを得ることができる。
[0200]
図22(A)はモバイルコンピュータであり、本体651、表示部652、スイッチ6
53、操作キー654、赤外線ポート655等を含む。本発明は、表示部652及び制御
用回路部等に適用することができる。本発明を使用することにより、信頼性の高いモバイ
ルコンピュータを得ることができる。
[0201]
図22(B)は携帯型のゲーム機であり、筐体661、表示部662、スピーカ部66
3、操作キー664、記録媒体挿入部665等を含む。本発明は表示部662及び制御用
回路部等に適用することができる。本発明を使用することにより、信頼性の高い携帯型の
ゲーム機を得ることができる。
[0202]
図22(C)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)
であり、本体671、筐体672、表示部A673、表示部B674、DVD等の記録媒
体を読み込む記録媒体読込部675、操作キー676、スピーカ部677等を含む。表示
部A673は主として画像情報を表示し、表示部B674は主として文字情報を表示する
。本発明は表示部A673、表示部B674及び制御用回路部等に適用することができる
。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明を
使用することにより、信頼性の高い画像再生装置を得ることができる。
[0203]
図22(D)は、ワイヤレスでディスプレイのみを持ち運び可能なTVである。筐体6
82にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部683や
スピーカ部687を駆動させる。バッテリーは充電器681で繰り返し充電が可能となっ
ている。また、充電器681は映像信号を送受信することが可能で、その映像信号をディ
スプレイの信号受信器に送信することができる。筐体682は操作キー686によって制
御する。また、図22(D)に示す装置は、操作キー686を操作することによって、筐
体682から充電器681に信号を送ることも可能であるため映像音声双方向通信装置と
も言える。また、操作キー686を操作することによって、筐体682から充電器681
に信号を送り、さらに充電器681が送信できる信号を他の電子機器に受信させることに
よって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は
表示部683及び制御用回路部等に適用することができる。本発明を使用することにより
、信頼性の高いTVを得ることができる。
[0204]
なお、本実施例に示した例はごく一例であり、本発明はこれらの用途に限定するもので
はないことを付記する。
[0205]
このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下
方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレ
イン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイ
ン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成
される第1のソース電極又はドレイン電極を薄く形成することができるため、半導体膜と
のカバレッジが改善されてTFTの特性が向上し、半導体装置が組み込まれた個々の電子
機器全体の信頼性も向上させることができる。
[0206]
また本実施例は、実施の形態及び実施例1〜実施例7と自由に組み合せて実施すること
が可能である。

Industrial Applicability

[0207]
本発明により、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減された半導
体装置を得ることが可能となる。これは本発明の半導体装置が、ソース領域またはドレイ
ン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているか
らである。
[0208]
また本発明の半導体装置では、ソース電極又はドレイン電極を島状半導体膜の上方と下
方の二層で形成するため配線抵抗も低減することができる。
[0209]
さらに本発明の半導体装置では、半導体膜の下方に形成される第1のソース電極又はド
レイン電極を薄く形成することができるため半導体膜のカバレッジが改善されてTFT特
性が向上する。以上により本発明の半導体装置の信頼性も向上する。

Reference Signs List

[0210]
101 基板
102 ゲート電極
103 ゲート絶縁膜
104 第1のソース電極又はドレイン電極
105 島状半導体膜
106 第2のソース電極又はドレイン電極
111 第2の導電膜
112 半導体膜
113 第3の導電膜
121 半導体膜
122 島状不純物半導体膜
123 導電膜
124 第2のソース電極又はドレイン電極
201 基板
202 ゲート電極
203 ゲート絶縁膜
204 第1のソース電極又はドレイン電極
205 島状半導体膜
206 第2のソース電極又はドレイン電極
301 基板
302 ゲート電極
303 ゲート電極
304 ゲート電極
305 ゲート絶縁膜
311 第1のソース電極又はドレイン電極
312 第1のソース電極又はドレイン電極
313 第1のソース電極又はドレイン電極
314 第1のソース電極又はドレイン電極
315 第1のソース電極又はドレイン電極
317 島状半導体膜
318 島状半導体膜
319 島状半導体膜
321 島状不純物半導体膜
322 島状不純物半導体膜
323 島状不純物半導体膜
324 島状不純物半導体膜
325 島状不純物半導体膜
326 島状不純物半導体膜
331 第2のソース電極又はドレイン電極
332 第2のソース電極又はドレイン電極
333 第2のソース電極又はドレイン電極
334 第2のソース電極又はドレイン電極
335 第2のソース電極又はドレイン電極
341 第1層間絶縁膜
342 第2層間絶縁膜
345 電極又は配線
346 電極又は配線
347 電極又は配線
348 電極又は配線
351 第3層間絶縁膜
352 画素電極
355 nチャネル型TFT
356 pチャネル型TFT
357 nチャネル型TFT
358 CMOS回路
359 配向膜
361 対向基板
362 遮光層(ブラックマトリクス)
363 着色層
364 オーバーコート層
365 対向電極
366 配向膜
367 液晶
369 容量配線
371 画素部
372 ソース信号線駆動回路
373 ゲート信号線駆動回路
381 シール材
381a 第1シール材
381b 第2シール材
382 FPC
400 基板
401 画素部
402 シール材
403 ノズル走査方向
404 液晶材料
405 滴下面
406 液滴吐出装置
408 ノズル
409 点線で囲まれた部分
410 画素TFT
411 画素電極
421 基板
422 第1基板支持台
423 第2基板支持台
424 窓
428 下側定盤
429 光源
501 基板
502 ゲート電極
503 ゲート電極
504 ゲート電極
505 ゲート絶縁膜
511 第1のソース電極又はドレイン電極
512 第1のソース電極又はドレイン電極
513 第1のソース電極又はドレイン電極
514 第1のソース電極又はドレイン電極
515 第1のソース電極又はドレイン電極
516 第1のソース電極又はドレイン電極
517 島状半導体膜
518 島状半導体膜
519 島状半導体膜
521 島状不純物半導体膜
522 島状不純物半導体膜
523 島状不純物半導体膜
524 島状不純物半導体膜
525 島状不純物半導体膜
526 島状不純物半導体膜
531 第2のソース電極又はドレイン電極
532 第2のソース電極又はドレイン電極
533 第2のソース電極又はドレイン電極
534 第2のソース電極又はドレイン電極
535 第2のソース電極又はドレイン電極
536 第2のソース電極又はドレイン電極
541 第1層間絶縁膜
542 第2層間絶縁膜
543 第3層間絶縁膜
551 電極又は配線
552 電極又は配線
553 電極又は配線
554 電極又は配線
555 電極又は配線
556 電極又は配線
561 nチャネル型TFT
562 nチャネル型TFT
563 pチャネル型TFT
563R 画素TFT
563G 画素TFT
563B 画素TFT
565 第1の画素電極
565R 第1の画素電極
565G 第1の画素電極
565B 第1の画素電極
566 絶縁物
571 正孔注入層
571R 正孔注入層
571B 正孔注入層
571G 正孔注入層
572 正孔輸送層
572R 正孔輸送層
572G 正孔輸送層
572B 正孔輸送層
573 発光層
573R 発光層
573G 発光層
573B 発光層
574 電子輸送層
574R 電子輸送層
574G 電子輸送層
574B 電子輸送層
575 電子注入層
576 第2の画素電極
577 透明保護層
581 第2の基板
582 光学フィルム
583 光学フィルム
601 筐体
603 表示部
604 スピーカ部
611 筐体
612 支持台
613 表示部
621 本体
622 筐体
623 表示部
624 音声入力部
625 音声出力部
626 操作キー
628 アンテナ
631 本体
632 筐体
633 表示部
634 キーボード
635 外部接続ポート
636 ポインティングマウス
651 本体
652 表示部
653 スイッチ
654 操作キー
655 赤外線ポート
661 筐体
662 表示部
663 スピーカ部
664 操作キー
665 記録媒体挿入部
671 本体
672 筐体
673 表示部A
674 表示部B
675 記録媒体読込部
676 操作キー
677 スピーカ部
681 充電器
682 筐体
683 表示部
686 操作キー
687 スピーカ部
1001 基板
1002 ゲート電極
1003 ゲート絶縁膜
1004 半導体膜
1005 ソース電極又はドレイン電極
1011 基板
1012 ゲート電極
1013 ゲート絶縁膜
1014 ソース電極又はドレイン電極
1015 半導体膜

Claims

[1]
基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、第1のソース電極及び第1のドレイン電極と、
前記ゲート絶縁膜、前記第1のソース電極及び前記第1のドレイン電極上の島状半導体膜と、
前記島状半導体膜及び前記第1のソース電極上の第2のソース電極と、
前記島状半導体膜及び前記第1のドレイン電極上の第2のドレイン電極と、
前記 島状半導体膜と前記第2のソース電極との間の、不純物を有する第1の半導体膜と、
前記 島状半導体膜と前記第2のドレイン電極との間の、不純物を有する第2の半導体膜と、
を有し、
前記第1のソース電極と前記第2のソース電極との、上面形状は同じであり、
前記第2のソース電極は、前記第1のソース電極と重なり、
前記第1のドレイン電極と前記第2のドレイン電極とは、上面形状は同じであり、
前記第2のドレイン電極は、前記第1のドレイン電極と重なり、
前記島状半導体膜は、酸化亜鉛、酸化インジウム、または酸化スズを含むことを特徴とする半導体装置。
[2]
基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、第1のソース電極及び第1のドレイン電極と、
前記ゲート絶縁膜、前記第1のソース電極及び前記第1のドレイン電極上に設けられ、端部がテーパー状の島状半導体膜と、
前記島状半導体膜及び前記第1のソース電極上の第2のソース電極と、
前記島状半導体膜及び前記第1のドレイン電極上の第2のドレイン電極と、
前記 島状半導体膜と前記第2のソース電極との間の、不純物を有する第1の半導体膜と、
前記 島状半導体膜と前記第2のドレイン電極との間の、不純物を有する第2の半導体膜と、
を有し、
前記第1のソース電極と前記第2のソース電極との、上面形状は同じであり、
前記第2のソース電極は、前記第1のソース電極と重なり、
前記第1のドレイン電極と前記第2のドレイン電極とは、上面形状は同じであり、
前記第2のドレイン電極は、前記第1のドレイン電極と重なり、
前記島状半導体膜は、酸化亜鉛、酸化インジウム、または酸化スズを含むことを特徴とする半導体装置。

Drawings

[ Fig. 1]

[ Fig. 2]

[ Fig. 3]

[ Fig. 4]

[ Fig. 5]

[ Fig. 6]

[ Fig. 7]

[ Fig. 8]

[ Fig. 9]

[ Fig. 10]

[ Fig. 11]

[ Fig. 12]

[ Fig. 13]

[ Fig. 14]

[ Fig. 15]

[ Fig. 16]

[ Fig. 17]

[ Fig. 18]

[ Fig. 19]

[ Fig. 20]

[ Fig. 21]

[ Fig. 22]

[ Fig. 23]

[ Fig. 24]