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1. (EP0904601) ELECTRONIC DEVICES AND THEIR MANUFACTURE

专利局 : 欧洲专利局 (EPO)
申请号: 97913380 申请日: 04.12.1997
公布号: 0904601 公布日: 31.03.1999
公布类型: A1
指定国: DE, FR, GB, NL
专利合作条约参考号: 申请号:IB1997001529;公布号: 单击查看数据
国际专利分类:
H 01L
H 01L
H01L 29/786
G02F 1/1368
H01L 21/336
H01L 29/45
H01L 29/49
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
30
用H01L 21/20至H01L 21/26各组不包含的方法或设备处理半导体材料的
31
在半导体材料上形成绝缘层的,例如用于掩膜的或应用光刻技术的;以及这些层的后处理;这些层的材料的选择
3205
非绝缘层的沉积,例如绝缘层上的导电层或电阻层;这些层的后处理
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
334
制造单极型器件的台阶式工艺
335
场效应晶体管
336
带有绝缘栅的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
66
按半导体器件的类型区分的
68
只能通过对一个不通有待整流、放大或切换的电流的电极供给电流或施加电位方可进行控制的
76
单极器件
772
场效应晶体管
78
由绝缘栅产生场效应的
786
薄膜晶体管
G PHYSICS
02
光学
F
用于控制光的强度、颜色、相位、偏振或方向的器件或装置,例如转换、选通、调制或解调,上述器件或装置的光学操作是通过改变器件或装置的介质的光学性质来修改的;用于上述操作的技术或工艺;变频;非线性光学;光学逻辑元件;光学模拟/数字转换器
1
控制来自独立光源的光的强度、颜色、相位、偏振或方向的器件或装置,例如,转换、选通或调制;非线性光学
01
对强度、相位、偏振或颜色的控制
13
基于液晶的,例如单位液晶显示单元
133
构造上的设备;液晶单元的工作;电路装置
136
结构上与一半导体层或基片相结合的液晶单元,例如形成集成电路部分的液晶单元
1362
有源矩阵寻址单元
1368
其中开关元件为三电极装置
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
334
制造单极型器件的台阶式工艺
335
场效应晶体管
336
带有绝缘栅的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
40
按其电极特征区分的
43
以形成材料为特征的
45
欧姆电极
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
40
按其电极特征区分的
43
以形成材料为特征的
49
金属绝缘体半导体电极
CPC:
H01L 29/66757
G02F 1/1368
H01L 29/458
H01L 29/4908
申请人: KONINKL PHILIPS ELECTRONICS NV
发明人: FRENCH IAN DOUGLAS
POWELL MARTIN JOHN
优先权数据: 9626344 19.12.1996 GB
9701529 04.12.1997 IB
标题: (DE) ELEKTRONISCHE BAUELEMENTE UND IHRE HERSTELLUNG
(EN) ELECTRONIC DEVICES AND THEIR MANUFACTURE
(FR) DISPOSITIFS ELECTRONIQUES ET LEUR FABRICATION
摘要:
(EN) In the manufacture of a flat panel display or other large-area electronics device, a self-aligned thin-film transistor (TFT) is formed with source and drain silicide parts (31, 32) adjacent an insulated gate structure (25, 21, 22) on a silicon film (20) which provides a transistor body (20a) comprising a channel area (20b) of the transistor. The transistor has its source and drain electrode pattern (11, 12) extending under the silicon film (20). The insulated gate structure (25, 21, 22) is formed as a conductive gate (25) on an insulating film (21, 22) which is patterned together with the conductive gate (25). A silicide-forming metal (30) is deposited over the insulated gate structure (25, 21, 22) and over exposed, adjacent areas (20c and 20d) of the silicon film, and the metal is reacted to form the silicide (31, 32) with these adjacent areas of the silicon film. The unreacted metal is removed from the insulated gate structure (25, 21, 22) by means of a selective etchant to leave the source and drain silicide parts (31 and 32) self-aligned with the conductive gate (25). An electrical connection (n+; 31, 32) is formed across the thickness of the silicon film (20) between the source and drain electrode pattern (11, 12) and the respective source and drain silicide parts (31 and 32).
(FR) La présente invention concerne la fabrication d'un écran plat ou d'autres dispositif électroniques de grande surface, permettant de réaliser un transistor à couche mince (TFT) auto-aligné dont les éléments siliciure source et drain (31, 32) sont adjacents d'une structure de grille (21, 22, 25) sur une couche de silicium (20) venant constituer le corps d'un transistor (20a) dans laquelle se trouve une zone canal (20b) du transistor. Les motifs d'électrodes source et drain (11, 12) du transistor passent sous la couche de silicium (20). La structure de grille isolée (21, 22, 25) vient constituer une grille conductrice (25) sur une couche isolante (21, 22) dont la forme est réalisée en même temps que la grille conductrice (25). Le procédé consiste à déposer, sur la structure de grille isolée (21, 22, 25) ainsi que sur les zones adjacentes découvertes (20c, 20d) de la couche de silicium, un métal de formation de siliciure (30) mis à réagir de façon à former le siliciure (31, 32) avec les zones adjacentes considérées de la couche de silicium. Le procédé consiste ensuite à enlever de la structure de grille isolée (21, 22, 25) le métal n'ayant pas réagi, en utilisant pour cet enlèvement un agent de gravure sélective permettant de conserver les éléments siliciure source et drain (31, 32) en auto-alignement avec la grille conductrice (25). Une connexion électrique (n+; 31, 32) vient se former dans l'épaisseur de la couche de silicium (20) entre le motif d'électrode source et drain (11, 12) et les éléments siliciure source et drain correspondants (31, 32).
也发表为:
JP2000507050KR1019990087078WO/1998/027583