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1. (WO2004010666) FSK RECEIVER HAVING A VARIABLE THRESHOLD SLICER STAGE AND CORRESPONDING METHOD
国际局存档的最新著录项目数据   

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公布号:    WO/2004/010666    国际申请号:    PCT/IB2003/003028
公布日: 29.01.2004 国际申请日: 08.07.2003
国际专利分类:
H04L 25/06 (2006.01)
申请人: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL) (For All Designated States Except US).
PAYNE, Adrian, W. [GB/GB]; (GB) (For US Only).
CALDWELL, Richard, J. [GB/GB]; (GB) (For US Only)
发明人: PAYNE, Adrian, W.; (GB).
CALDWELL, Richard, J.; (GB)
代理人: WILLIAMSON, Paul, L.; Philips Intellectual Property & Standards, Cross Oak Lane, Redhill, Surrey RH1 5HA (GB)
优先权数据:
0216703.9 18.07.2002 GB
标题 (EN) FSK RECEIVER HAVING A VARIABLE THRESHOLD SLICER STAGE AND CORRESPONDING METHOD
(FR) RECEPTEUR FSK POSSEDANT UNE ETAPE D'EMINCEUR A SEUIL VARIABLE ET PROCEDE CORRESPONDANT
摘要: front page image
(EN)A receiver having a variable threshold slicer stage, comprises a demodulator (14) for providing asynchronously samples of over-sampled raw demodulated data, a shift register (60) for delaying the over-sampled data by up to 2 bit periods. Samples in stages (62, 72) corresponding to substantially the mid-points in two successive bit periods are combined to form a signal (ƒXn) to be applied to a bit slicer (22). A bit stream signal from the bit slicer (22) is delayed by two concatenated shift registers (30,32) for 2 bit periods and is contemporaneously applied to a clock recovery circuit (74) for producing clock signals at the data rate for sampling the delayed sliced signal (Bn-2) at the center of bit to produce an output signal (34).
(FR)L'invention concerne un récepteur possédant une étape d'éminceur à seuil variable, comprenant un démodulateur (14) destiné à fournir, de façon asynchrone, des échantillons de données démodulées en rangée suréchantillonnée vers un registre à décalage (60) en vue de retarder les données suréchantillonnées jusqu'à deux périodes de bits. Les échantillons en étage (62, 72) correspondant sensiblement à des points médians dans deux périodes de bits successives sont combinées afin de former un signal ($m(I)Xn) à appliquer à un éminceur de bits (22). Un signal à train de bits provenant de l'éminceur de bit (22) est retardé par deux registres à décalage concaténé (30,32) pour deux périodes de bit et est simultanément appliqué à un circuit d'extraction du signal d'horloge (74) afin de produire des signaux d'horloge au débit binaire en vue d'échantillonner le signal émincé retardé (Bn-2) au centre du bit afin de produire un signal de sortie (34).
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
公布语言: English (EN)
申请语言: English (EN)