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明 細 書

発明の名称 撮像素子および撮像装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

0004  

図面の簡単な説明

0005  

発明を実施するための形態

0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096  

符号の説明

0097  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15  

明 細 書

発明の名称 : 撮像素子および撮像装置

技術分野

[0001]
 本発明は、撮像素子および撮像装置に関する。

背景技術

[0002]
 画素が形成されたチップと、画素を駆動する画素駆動回路が形成されたチップとが積層された撮像素子が知られている(例えば特許文献1)。このような撮像素子は、画素数を多くすると、画素の信号の読み出し速度を高速化できない。

先行技術文献

特許文献

[0003]
特許文献1 : 日本国特開2010-225927号公報

発明の概要

[0004]
 第1の態様によると、撮像素子は、光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、第1方向に複数設けられる出力部と、複数の前記出力部が接続された第1信号線に、複数の前記出力部から信号を出力させる第1信号を出力する第1制御部と、前記出力部から出力される信号を読み出す読出部と、複数の前記読出部が接続された第2信号線に、複数の前記読出部に信号を読み出させる第2信号を出力する第2制御部と、前記第1信号と前記第2信号とのズレを調節する調節部と、を備える。
 第2の態様によると、撮像素子は、光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、第1方向に複数設けられる出力部と、複数の前記出力部が接続された第1信号線に、複数の前記出力部から信号を出力させる第1信号を出力する第1制御部と、前記出力部から出力される信号を増幅する増幅部と、複数の前記増幅部が接続された第2信号線に、複数の前記増幅部に信号を増幅させる第2信号を出力する第2制御部と、前記第1信号と前記第2信号とのズレを調節する調節部と、を備える。
 第3の態様によると、撮像装置は、第1または第2の態様による撮像素子を備える。

図面の簡単な説明

[0005]
[図1] 撮像装置の構成を模式的に示す断面図
[図2] 撮像素子の断面図
[図3] 撮像素子の構成を模式的に示す平面図
[図4] 画素部の構成を模式的に示す回路図
[図5] 図3に示した各部の詳細な構成を示す回路図
[図6] 1つの画素ブロックの動作タイミングを示すタイミングチャート
[図7] 撮像装置の構成を模式的に示す断面図
[図8] 図7に示した各部の詳細な構成を示す回路図
[図9] 撮像素子の回路レイアウトを模式的に示す平面図
[図10] 撮像装置の構成を模式的に示す断面図
[図11] ダミー負荷の構成を模式的に示す回路図
[図12] 位相差の調節過程を示すタイムチャート
[図13] 撮像装置の構成を模式的に示す断面図
[図14] 多段中継バッファの構成を模式的に示す回路図
[図15] 位相差検出のブロック図

発明を実施するための形態

[0006]
(第1の実施の形態)
 図1は、第1の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置1は、撮像光学系2、撮像素子3、制御部4、レンズ駆動部5、および表示部6を備える。
[0007]
 撮像光学系2は、撮像素子3の撮像面に被写体像を結像させる。撮像光学系2は、レンズ2a、フォーカシングレンズ2b、およびレンズ2cから成る。フォーカシングレンズ2bは、撮像光学系2の焦点調節を行うためのレンズである。フォーカシングレンズ2bは、光軸O方向に駆動可能に構成されている。
[0008]
 レンズ駆動部5は、不図示のアクチュエータを有する。レンズ駆動部5は、このアクチュエータにより、フォーカシングレンズ2bを光軸O方向に所望の量だけ駆動する。撮像素子3は、被写体像を撮像して画像を出力する。制御部4は、撮像素子3等の各部を制御する。制御部4は、撮像素子3により出力された画像信号に対して画像処理等を施して、不図示の記録媒体に記録したり、表示部6に画像を表示したりする。表示部6は、例えば液晶パネル等の表示部材を有する表示装置である。
[0009]
 図2は、撮像素子3の断面図である。なお図2では、撮像素子3の全体のうち、一部の断面のみを示している。撮像素子3は、いわゆる裏面照射型の撮像素子である。撮像素子3は、紙面上方向からの入射光を光電変換する。撮像素子3は、第1半導体基板7と、第2半導体基板8とを備える。
[0010]
 第1半導体基板7は、少なくともPD層71と、配線層72とを備える。PD層71は、配線層72の裏面側に配置される。PD層71には、複数のフォトダイオード31が二次元状に配置される。第2半導体基板8には、フォトダイオード31から読み出された信号を変換したり記憶したりするための各種回路(後述)が配置される。
[0011]
 PD層71における入射光の入射側には、複数のフォトダイオード31の各々に対応する複数のカラーフィルタ73が設けられる。カラーフィルタ73には、例えば赤(R)、緑(G)、青(B)にそれぞれ対応する波長領域を透過する複数の種類が存在する。カラーフィルタ73は、例えば赤(R)、緑(G)、青(B)に対応する3種類が、ベイヤー配列を為すように配列される。
[0012]
 カラーフィルタ73における入射光の入射側には、複数のカラーフィルタ73の各々に対応する複数のマイクロレンズ74が設けられる。マイクロレンズ74は、対応するフォトダイオード31に向けて入射光を集光する。マイクロレンズ74を通過した入射光は、カラーフィルタ73により一部の波長領域のみが透過され、フォトダイオード31に入射する。フォトダイオード31は、入射光を光電変換して電荷を生成する。
[0013]
 配線層72の表面には複数の接合パッド75が配置される。第2半導体基板8の、配線層72に対向する面には、複数の接合パッド75に対応する複数の接合パッド76が配置される。複数の接合パッド75と複数の接合パッド76とは互いに接合されている。複数の接合パッド75と複数の接合パッド76とを介して、第1半導体基板7と第2半導体基板8とが電気的に接続される。
[0014]
 詳細は後述するが、撮像素子3は複数の画素部30を有している。1つの画素部30は、第1半導体基板7に設けられた第1画素部30xと、第2半導体基板8に設けられた第2画素部30yとを含む。1つの第1画素部30xには、1つのマイクロレンズ74、1つのカラーフィルタ73、1つのフォトダイオード31等が含まれる。第1画素部30xにはこの他に、第1半導体基板7に設けられた種々の回路(後述)が含まれる。第2画素部30yには、第2半導体基板8に設けられた種々の回路(後述)が含まれる。
[0015]
 図3は、撮像素子3の構成を模式的に示す平面図である。撮像素子3は、データ転送制御部40と、水平方向(x方向)に配列されたn個(複数)の画素ブロック列33を有する。各々の画素ブロック列33は、垂直方向(y方向)に配列されたm個(複数)の画素ブロック32を有する。つまり、撮像素子3は、計m×n個の画素ブロック32を有する。
[0016]
 画素ブロック32は、Ma行Na列に配列された、計Ma×Na個の画素部30を有する。前述の通り、画素ブロック32は全部でm×n個存在するので、画素部30は全部でm×n×Ma×Na個が存在する。なお、図3では画素部30が正方配列されているが、画素部30を正方とは異なる態様で配列してもよい。
[0017]
 画素ブロック32は、上述した画素部30に加えて、Ma+1個の中継バッファ34、およびNa個のアンプ回路35を備える。画素ブロック32のうち、図3において最も左側の画素ブロック列33(最もデータ転送制御部40に近い画素ブロック列33)に含まれない画素ブロック32は、更に、Ma+1個のダミー負荷36を備える。
[0018]
 データ転送制御部40は、Ma×m個(複数)の行選択制御部41と、m個(複数)のアンプ制御部42とを有する。つまり行選択制御部41の個数は、画素部30の行数と同一であり、アンプ制御部42の個数は、アンプ回路35の行数と同一である。行選択制御部41は一列に配列され、Ma個ごとにアンプ制御部42が配置される。すなわち、Ma個の行選択制御部41および1つのアンプ制御部42の並びが、m回繰り返される。
[0019]
 撮像素子3は、Ma×m個(複数)の行選択信号線51と、m個(複数)のアンプ信号線52とを有する。つまり行選択信号線51の個数は、画素部30の行数と同一であり、アンプ信号線52の個数は、アンプ回路35の行数と同一である。
[0020]
 行選択信号線51は、行選択制御部41と、n×Na個の画素部30とを接続する。n×Na個の画素部30とは、水平方向に隣接する画素ブロック32がそれぞれ有する、同一行に配列された複数の画素部30である。行選択制御部41と複数の画素部30との間には、中継バッファ34が設けられる。水平方向に隣接する画素ブロック32がそれぞれ有する、同一行に配列された複数の画素部30同士の間には、中継バッファ34およびダミー負荷36が設けられる。
[0021]
 アンプ信号線52は、アンプ制御部42と、n×Na個のアンプ回路35とを接続する。n×Na個のアンプ回路35とは、水平方向に隣接する画素ブロック32がそれぞれ有する、同一行に配列された複数のアンプ回路35である。アンプ制御部42と複数のアンプ回路35との間には、中継バッファ34が設けられる。水平方向に隣接する画素ブロック32がそれぞれ有する、同一行に配列された複数のアンプ回路35同士の間にも、中継バッファ34が設けられる。水平方向に隣接する画素ブロック32がそれぞれ有する、同一行に配列された複数のアンプ回路35同士の間には、ダミー負荷36が接続される。
[0022]
 撮像素子3は、n×Na個の出力信号線54(垂直信号線)を有する。つまり出力信号線54の個数は、画素部30の列数と同一である。出力信号線54は、m×Ma個の画素部30を接続する。m×Ma個の画素部30とは、画素ブロック列33内の画素ブロック32(垂直方向に配列された画素ブロック32)がそれぞれ有する、同一列に配列された複数の画素部30である。垂直方向に隣接する画素ブロック32がそれぞれ有する、同一列に配列された複数の画素部30同士の間には、アンプ回路35が設けられる。また、最下行に配列された画素ブロック32にも、アンプ回路35が設けられる。
[0023]
 なお、図3では、行選択信号線51、アンプ信号線52、および出力信号線54を、便宜上それぞれ1本の直線により図示している。実際には、これらの信号線は、それぞれ複数の信号線により構成されている(後述)。
[0024]
 最下行に配列された画素ブロック32に設けられたアンプ回路35の先には、不図示の出力I/F部が接続されている。出力I/F部は、例えばLVDSやSLVSなどのデータ形式で画像信号を出力する。
[0025]
 図4は、画素部30の構成を模式的に示す回路図である。画素部30は、第1半導体基板7に設けられた第1画素部30xと、第2半導体基板8に設けられた第2画素部30yとを含む。第1画素部30xおよび第2画素部30yは、接合パッド75、76により電気的に接続される。
[0026]
 第1画素部30xは、フォトダイオード31、転送トランジスタ62、リセットトランジスタ63、増幅トランジスタ64、および定電流源65を備える。フォトダイオード31は、入射光を光電変換して信号電荷を生成する。フォトダイオード31により生成された信号電荷は、転送トランジスタ62によって、転送トランジスタ62とリセットトランジスタ63と増幅トランジスタ64との間に設けられたフローティングディフュージョンFDに転送される。増幅トランジスタ64は、フローティングディフュージョンFDに蓄積されている信号電荷の量に応じた信号電圧を、接合パッド75、76を介して第2画素部30yに出力する。リセットトランジスタ63は、フローティングディフュージョンFDおよびフォトダイオード31に蓄積されている信号電荷をリセットする。
[0027]
 第2画素部30yは、A/D変換部67および記憶部38を備える。接合パッド75、76を介して第1画素部30xから出力された信号電圧は、A/D変換部67によりデジタル値に変換される。A/D変換部67は、Kビットのデジタル信号を、K本の信号線により記憶部38に出力する。
[0028]
 記憶部38は、K個の記憶回路68と、選択スイッチ69とを備える。記憶回路68は、例えばフリップフロップ等の、1ビットのデジタル値を記憶する回路である。記憶部38は、K個の記憶回路68により、A/D変換部67が出力したKビットのデジタル信号(デジタル値)を記憶する。上述のように、第1画素部30xは、光電変換部(フォトダイオード)31で生成された電荷に基づく信号(電圧)を第2画素部30yに出力する。第2画素部30yのA/D変換部67は、光電変換部31で生成された電荷に基づく信号をデジタル信号に変換して記憶部38に出力する。記憶部38の記憶回路68は、光電変換部31で生成された電荷に基づくデジタル信号を記憶する。
[0029]
 出力信号線54は、出力信号としてKビットのデジタル値の相補信号を伝達できるように、K×2本の信号線から構成されている。選択スイッチ69は、行選択信号線51に出力された行選択信号に応じて、K個の記憶回路68により記憶されているKビットのデジタル信号を、出力信号線54に出力する。選択スイッチ69は、記憶回路68に記憶された光電変換部31で生成された電荷に基づくデジタル信号を、出力信号線54に出力する。行選択信号線51には、信号線SELが含まれる。なお、A/D変換部67は、光電変換部31で生成された電荷に基づく信号をデジタル信号に変換して選択スイッチ69に出力するようにしてもよい。選択スイッチ69は、行選択信号線51に出力された信号に基づき、A/D変換部67から出力されたデジタル信号を、出力信号線54に出力するようにしてもよい。選択スイッチ69は、光電変換部31で生成された電荷に基づく信号を出力する出力部である。行選択制御部41は、行選択信号線51に、複数の選択スイッチ69から信号を出力させる信号(信号線SELの信号)を出力する。行選択制御部41は、複数の選択スイッチ69が接続された行選択信号線51に、複数の選択スイッチ69から信号を出力させる信号を出力する制御部である。
[0030]
 図5は、図3に示した各部の詳細な構成を示す回路図である。なお、図5では1つの記憶部38が有するK個の記憶回路68のうち、1つの記憶回路68に関する部分のみを図示している。つまり、図5には、1つの記憶部38につき1ビット分の出力に関する部分のみを図示している。
[0031]
 記憶回路68から出力される相補信号Q、/Qは、出力信号線54が有する正論理信号線54pと負論理信号線54nにそれぞれ出力される。行選択制御部41には、行選択信号線51に含まれる信号線EQBを介して、イコライズ回路71が接続される。図4には図示されていないが、イコライズ回路71は、垂直方向に隣接する画素部30の間ごとに配置される。アンプ制御部42には、アンプ信号線52に含まれる信号線PREBを介して、プリチャージ回路72が接続される。イコライズ回路71およびプリチャージ回路72は、正論理信号線54pと負論理信号線54nに対して後述するプリチャージ動作を行う。プリチャージ動作後、相補信号Q、/Qを読み出し、アンプ回路35を介して次の画素ブロック32に出力する。アンプ制御部42には、アンプ信号線52に含まれる信号線ASWBおよび信号線AEを介して、アンプ回路35が接続される。アンプ回路35は、信号線ASWBおよび信号線AEにより制御される。アンプ信号線52には更に、信号線SELAが含まれる。信号線SELAによって、アンプ回路35からの出力が次の画素ブロック32に出力される。アンプ回路35は、選択スイッチ69から出力される信号を読み出す読出部である。アンプ制御部42は、複数のアンプ回路35が接続されたアンプ信号線52に、複数のアンプ回路35に信号を読み出させる信号を出力する制御部である。図5に示す回路の動作については後に詳述する。
[0032]
 行選択信号線51に含まれる各信号線およびアンプ信号線52に含まれる各信号線(以下、これらの信号線を水平信号線と総称する)には、水平方向に隣接する画素ブロック32の間ごとに、ダミー負荷36が接続される。ダミー負荷36は、それぞれが個別に調節されたサイズを有する。各々のダミー負荷36のサイズは、例えば撮像素子3の設計時に、撮像素子3の回路シミュレーションにより決定される。ダミー負荷36のサイズの決定方法については後に詳述する。
[0033]
 図6は、1つの画素ブロック32の動作タイミングを示すタイミングチャートである。図6では、対象となる画素ブロック32に接続されている複数の行選択信号線51のうち、1行目の信号線SELを信号線SEL<1>、2行目の信号線SELを信号線SEL<2>、3行目の信号線SELを信号線SEL<3>と表記している。また、出力信号線54を信号線Qおよび信号線/Q、アンプ回路35内の出力信号を信号線Rおよび信号線/Rと表記している(図5参照)。
[0034]
 時刻t31までは、信号線EQBおよび信号線PREBの信号レベルをLレベルにして信号線Qおよび信号線/Q共にHレベルにする(プリチャージ動作)。このプリチャージ動作により、アンプ回路35内の信号線Rおよび信号線/Rの信号レベルには、信号線Qおよび信号線/Qの変化が反映される。すなわち、アンプ回路35内の信号線Rおよび信号線/Rの信号レベルは、いずれもHレベルになる。
[0035]
 時刻t31において、データ転送制御部40は、信号線SEL<1>にHレベルの信号を出力すると共に、信号線EQBおよび信号線PREBにHレベルの信号を出力し、信号線ASWBにLレベルの信号を出力する。信号線SEL<1>にHレベルの信号を出力したことにより、1行目の画素部30において、選択スイッチ69がオンされ、出力信号線54に出力信号が出力される。前述の通り、出力信号は相補信号であり、信号線Qおよび信号線/Qの一方にはHレベルの信号が出力され、他方にはLレベルの信号が出力される。プリチャージ動作により信号線Qおよび信号線/Qの信号レベルがいずれもHレベルにされていたところに、このような出力信号が出力されることで、信号線Qおよび信号線/Qの一方の信号レベルはHレベルのままとなり、他方の信号レベルは徐々にLレベルに近づいていく(電位が低下していく)。出力信号線54は行方向(図5の紙面縦方向)に一定の距離があるため、アンプ回路35までLレベルの信号はすぐに伝達しない。信号線ASWBの信号レベルは時刻t31からLレベルのままであるため、アンプ回路35内の信号線Rおよび信号線/Rの信号レベルには、信号線Qおよび信号線/Qの変化が反映される。すなわち、信号線Rおよび信号線/Rの信号レベルは、一方がHレベルのままとなり、他方が徐々にLレベルに近づいていく。
[0036]
 時刻t31から待ち時間T2が経過した後の時刻t32において、データ転送制御部40は、信号線ASWBにLレベルの信号を出力すると共に、信号線AEにHレベルの信号を出力する。これにより、信号線ASWBおよび信号線AEの信号レベルはLレベルからHレベルに変化する。信号線ASWBの信号レベルがHレベルになると、アンプ回路35内の信号線Rおよび信号線/Rが信号線Qおよび信号線/Qから切り離される。信号線AEの信号レベルがHレベルになると、アンプ回路35が活性化される。すなわち、信号線ASWBおよび信号線AEの信号レベルがHレベルになると、信号線Qおよび信号線/Qの信号レベルがラッチされると共に、そのラッチされた信号レベルに応じてHレベルかLレベルの信号がアンプ回路35から出力される。以上の動作を行ごとに行うことで、各行に属する画素部30からの出力信号がアンプ回路35により中継される。
[0037]
 撮像素子3が有する信号線SEL、信号線EQB、信号線PREB、信号線ASWB、信号線AEは、多数の画素ブロック32に渡って水平方向に長く伸びている。そのため、データ転送制御部40からこれらの信号線に出力された信号が、最初の(左端の)画素ブロック32に達してから、最後の(右端の)画素ブロック32に達するまでには、相対的に長い時間が必要になる。また、これらの信号線には多数の回路素子(トランジスタ等)が接続されており、その個数や種類、サイズなどは信号線ごとに異なっているため、出力された信号の遅れ時間には、信号線ごとにバラツキが生じる。
[0038]
 信号の遅れ時間が信号線ごとに異なると、例えば図6に示した信号線SELに流れる信号と、信号線AEに流れる信号とが、左右方向にずれる可能性が高くなる。従って、読み出し対象の画素部30から読み出された信号を確実にラッチするためには、行選択信号を十分に長い期間出力し、信号線AEにHレベルの信号を出力する期間も、十分に長くする必要がある。その結果、撮像信号の読み出し速度が低速になってしまう。
[0039]
 本実施の形態では、このような信号線ごとの信号の遅れ時間のバラツキを調節し、全ての信号線で信号の遅れ時間が揃うように、ダミー負荷36が設けられている。ダミー負荷36は、全ての信号線で信号線のインピーダンスが揃うようにサイズが調節されている。例えば撮像素子3の回路設計時に回路シミュレーションを行うことにより、信号線のインピーダンスを揃えるために必要なダミー負荷36のサイズが決定される。例えば、インピーダンスが小さい信号線には大きなサイズのダミー負荷36が設けられ、逆に、インピーダンスが大きい信号線には小さなサイズのダミー負荷36が設けられる。
[0040]
 このように、ダミー負荷36を設けることによって、信号線ごとのインピーダンスの差が小さくなり、信号線ごとの信号の遅れ時間の差が小さくなる。従って、信号線ごとの信号の位相差(ズレ)が小さくなり、ダミー負荷36を設けない場合に比べて、撮像信号を高速に読み出すことができる。
 画素並列読み出し構成のイメージセンサでは、各画素ごとにA/D変換器や記憶部を配置する必要があり、記憶部の出力を制御する制御線や記憶部の出力データ転送中に増幅するアンプの制御線に多くの負荷がかかる。そのようなイメージセンサは、記憶部の制御線と増幅アンプの制御線の位相誤差が出やすくなるため、画像信号(撮像信号)を高速に転送することができない。これに対して、本実施の形態では、ダミー負荷36を設けることにより、記憶部の制御線すなわち行選択信号線51と増幅アンプの制御線すなわちアンプ信号線52の位相誤差が抑止され、撮像信号を高速に読み出すことができる。
[0041]
 上述した実施の形態によれば、次の作用効果が得られる。
(1)データ転送制御部40は、アンプ信号線52と複数の行選択信号線51とが接続され、複数の行選択信号線51に対して行選択信号を順次出力し、複数の行選択信号線51に対して行選択信号を出力する度にアンプ信号線52に対してアンプ信号を出力する。ダミー負荷36は、行選択信号とアンプ信号との位相差(ズレ)を調節する。このようにしたので、画素部30同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。
[0042]
(2)デジタル値を記憶可能な複数の記憶部38と、ダミー負荷36と、を含む複数の画素ブロック32のうち、終端の画素ブロック32を除く他の画素ブロック32において、複数の出力信号線54は、別の画素ブロック32の複数の出力信号線54に接続されている。このようにすることで、アンプ回路35により画素ブロック32間の信号が中継されるので、長距離のデータ転送が可能になり、画素部30が多数存在する場合にも高速な読み出し速度を達成することができる。
[0043]
(3)複数の画素ブロック32をそれぞれ含む複数の画素ブロック列33は、互いに複数の行選択信号線51を介して接続されており、複数の画素ブロック列33間には、行選択信号を中継する中継バッファ34が設けられる。このようにしたので、行選択制御部41から遠く離れた画素部30においても、信号遅延等が行選択信号に与える影響を最小化することができる。
[0044]
(4)ダミー負荷36は、アンプ信号線52および行選択信号線51のインピーダンスを調節することにより、行選択信号とアンプ信号との位相差を調節する。このようにしたので、行選択制御部41から遠く離れた画素部30においても、信号遅延等が行選択信号に与える影響を最小化することができる。
[0045]
(5)記憶部38の各々に対応する複数のフォトダイオード31を更に備え、記憶部38は、複数のフォトダイオード31により出力された光電変換信号のデジタル値を記憶する。このようにしたので、画素部30ごとにデジタル信号を出力することができ、アナログ信号に比べて出力信号の伝達が容易になる。
[0046]
(6)第1半導体基板7には、複数のフォトダイオード31が設けられる。複数の記憶部38およびアンプ回路35は、第1半導体基板7とは異なる場所に設けられる。このようにしたので、複数の記憶部38やアンプ回路35によってフォトダイオード31の開口面積が圧迫されない。
[0047]
(第2の実施の形態)
 以下、第1の実施の形態に係る撮像素子との相違点について説明する。
[0048]
 図7は、撮像素子の構成を模式的に示す平面図である。図3との相違点は、ダミー負荷36が存在しない点と、中継バッファ34の代わりに遅延調整付きのバッファ37が設けられている点である。
[0049]
 図8は、図7に示した各部の詳細な構成を示す回路図である。図5との相違点は、ダミー負荷36が存在しない点と、中継バッファ34の代わりにバッファ37が設けられている点である。
[0050]
 バッファ37は、直列に接続された1つ以上の中継バッファ34を有する。1つのバッファ37に含まれる中継バッファ34の個数は、信号線ごとの信号の遅れ時間に差が生じないよう、信号線ごとに個別に決定される。例えば、撮像素子3の設計時に回路シミュレーションを行うことにより、信号線ごとの信号の遅れ時間を求め、この遅れ時間が各信号線で揃うように、中継バッファ34の個数が決定される。例えば、遅れ時間が大きい信号線にはより少ない個数の中継バッファ34が設けられ、逆に、遅れ時間が小さい信号線にはより多くの中継バッファ34が設けられる。
[0051]
 つまり、第1の実施の形態ではダミー負荷36のサイズにより信号線ごとの信号の遅れ時間を調節していたのに対して、第2の実施の形態では、バッファ37に含まれる中継バッファ34の個数により信号線ごとの信号の遅れ時間を調節している。
[0052]
 以上で説明した第2の実施の形態は、第1の実施の形態と同様の作用効果を奏する。
[0053]
(第3の実施の形態)
 本実施の形態に係る撮像素子は、ダミー負荷36が存在しないことを除き、図3に示した第1の実施の形態に係る撮像素子と同様の構成を有している。以下、第1の実施の形態に係る撮像素子との相違点について説明する。
[0054]
 図9は、撮像素子の回路レイアウトを模式的に示す平面図である。本実施の形態では、信号線SELの配線幅W1、信号線EQBの配線幅W2、信号線PREBの配線幅W3、信号線ASWBの配線幅W4、信号線AEの配線幅W5、および信号線SELAの配線幅W6が、信号線ごとに個別に決定される。
[0055]
 例えば、撮像素子3の設計時に回路シミュレーションを行うことにより、信号線ごとの信号の遅れ時間を求め、この遅れ時間が各信号線で揃うように、各信号線の配線幅W1~W6が決定される。例えば、遅れ時間が大きい信号線はより広い配線幅で信号線が形成され、逆に、遅れ時間が小さい信号線にはより狭い配線幅で信号線が形成される。このように、配線幅W1~W6は、信号線ごとのインピーダンスが揃うように決定される。
[0056]
 つまり、第1の実施の形態ではダミー負荷36のサイズにより信号線ごとの信号の遅れ時間を調節していたのに対して、第3の実施の形態では、信号線ごとの配線幅により信号線ごとの信号の遅れ時間を調節している。
[0057]
 以上で説明した第3の実施の形態は、第1の実施の形態と同様の作用効果を奏する。
[0058]
(第4の実施の形態)
 以下、第1の実施の形態に係る撮像素子との相違点について説明する。
[0059]
 図10は、撮像素子の構成を模式的に示す平面図である。図3との相違点は、ダミー負荷36の代わりに第1ダミー負荷38および第2ダミー負荷39が設けられている点、遅延制御部80および位相差検出部90が新たに設けられている点である。
[0060]
 水平方向に隣接する画素ブロック32の間ごとに、行選択信号線51に接続される第1ダミー負荷38と、アンプ信号線52に接続される第2ダミー負荷39とが設けられる。すなわち、第1ダミー負荷38は、1つの画素ブロック32ごとにMa個設けられ、第2ダミー負荷39は、1つの画素ブロック32ごとに1個設けられる。ただし、最も左端の画素ブロック32(最もデータ転送制御部40に近い画素ブロック)には、第1ダミー負荷38も第2ダミー負荷39も設けられていない。
[0061]
 遅延制御部80は、行遅延信号出力部81およびアンプ遅延信号出力部82をそれぞれ複数有している。行遅延信号出力部81は、画素ブロック32の1行ごとに1つ設けられる。つまり行遅延信号出力部81は全部でm個設けられる。行遅延信号出力部81は、行遅延信号線57を介して、1行の画素ブロック32が有する全ての第1ダミー負荷38と接続される。
[0062]
 アンプ遅延信号出力部82は、画素ブロック32の1行ごとに1つ設けられる。つまりアンプ遅延信号出力部82は全部でm個設けられる。アンプ遅延信号出力部82は、アンプ遅延信号線58を介して、1行の画素ブロック32が有する全ての第2ダミー負荷39と接続される。
[0063]
 行選択信号線51およびアンプ信号線52の末端には、画素ブロック32ごとに、位相差検出部90が設けられる。つまり位相差検出部90は全部でm個設けられる。1つの位相差検出部90には、Ma個の行選択信号線51と、1つのアンプ信号線52が接続される。全ての位相差検出部90は、位相差信号線59を介して、遅延制御部80に接続される。
[0064]
 図11(a)は、第1ダミー負荷38の構成を模式的に示す回路図である。第1ダミー負荷38は、ダミー負荷38a、ダミー負荷38b、ダミー負荷38c、およびダミー負荷38dを含む。ダミー負荷38a、ダミー負荷38b、ダミー負荷38c、およびダミー負荷38dは、それぞれトランジスタ78a、トランジスタ78b、トランジスタ78c、およびトランジスタ78dを介して、行選択信号線51に接続される。
[0065]
 ダミー負荷38aは、所定のサイズのトランジスタにより構成される。ダミー負荷38bは、ダミー負荷38aの半分のサイズのトランジスタにより構成される。ダミー負荷38cは、ダミー負荷38bの半分のサイズのトランジスタにより構成される。ダミー負荷38dは、ダミー負荷38cの半分のサイズのトランジスタにより構成される。つまり、ダミー負荷38aのサイズを基準にすると、ダミー負荷38bのサイズは1/2、ダミー負荷38cのサイズは1/4、ダミー負荷38dのサイズは1/8である。
[0066]
 行遅延信号線57は、4つの信号線を含む。これら4つの信号線は、それぞれトランジスタ78a、トランジスタ78b、トランジスタ78c、およびトランジスタ78dに接続される。これら4つの信号線を流れる信号により、トランジスタ78a、トランジスタ78b、トランジスタ78c、およびトランジスタ78dが個別にオンオフされる。トランジスタ78a、トランジスタ78b、トランジスタ78c、およびトランジスタ78dのオンオフにより、ダミー負荷38a、ダミー負荷38b、ダミー負荷38c、およびダミー負荷38dは、行選択信号線51に接続されたり、行選択信号線51から切り離されたりする。
[0067]
 図11(b)は、第2ダミー負荷39の構成を模式的に示す回路図である。第2ダミー負荷39は、ダミー負荷39a、ダミー負荷39b、ダミー負荷39c、およびダミー負荷39dを含む。ダミー負荷39a、ダミー負荷39b、ダミー負荷39c、およびダミー負荷39dは、それぞれトランジスタ79a、トランジスタ79b、トランジスタ79c、およびトランジスタ79dを介して、アンプ信号線52に接続される。
[0068]
 ダミー負荷39aは、所定のサイズのトランジスタにより構成される。ダミー負荷39bは、ダミー負荷39aの半分のサイズのトランジスタにより構成される。ダミー負荷39cは、ダミー負荷39bの半分のサイズのトランジスタにより構成される。ダミー負荷39dは、ダミー負荷39cの半分のサイズのトランジスタにより構成される。つまり、ダミー負荷39aのサイズを基準にすると、ダミー負荷39bのサイズは1/2、ダミー負荷39cのサイズは1/4、ダミー負荷39dのサイズは1/8である。
[0069]
 アンプ遅延信号線58は、4つの信号線を含む。これら4つの信号線は、それぞれトランジスタ79a、トランジスタ79b、トランジスタ79c、およびトランジスタ79dに接続される。これら4つの信号線を流れる信号により、トランジスタ79a、トランジスタ79b、トランジスタ79c、およびトランジスタ79dが個別にオンオフされる。トランジスタ79a、トランジスタ79b、トランジスタ79c、およびトランジスタ79dのオンオフにより、ダミー負荷39a、ダミー負荷39b、ダミー負荷39c、およびダミー負荷39dは、アンプ信号線52に接続されたり、アンプ信号線52から切り離されたりする。
[0070]
 本実施の形態では、位相差検出部90が信号線ごとの信号の位相差(ズレ)を動的に検出し、遅延制御部80が、検出された位相差に基づき第1ダミー負荷38および第2ダミー負荷39を制御することで、信号線ごとの位相差のバラツキを動的に抑止する。以下、図12を用いて、位相差の制御について説明する。
[0071]
 図12は、位相差の調節過程を示すタイムチャートである。時刻t41において、行選択制御部41が、信号線SELにHレベルの信号(行選択信号)を出力する。その後の時刻t42において、アンプ制御部42が、信号線AEにHレベルの信号(アンプ信号)を出力する。以下、時刻t41と時刻t42との差、すなわち行選択信号に対するアンプ信号の遅れを、Δt1と表記する。
[0072]
 時刻t42より後の時刻t43において、行選択信号が位相差検出部90に到達する。時刻t42より後の時刻t44において、アンプ信号が位相差検出部90に到達する。以下、時刻t43と時刻t44との差、すなわち行選択信号の検出時刻に対するアンプ信号の検出時刻の遅れを、Δt2と表記する。
[0073]
 理想的には、Δt1とΔt2が等しくなる。すなわち理想的には、位相差検出部90において、アンプ信号は、行選択信号に対してΔt1だけ遅れていることが検出されるはずである。実際には、各実施の形態の説明において述べた通り、信号線ごとのインピーダンスの違い等によって、Δt2はΔt1とは異なる。つまり、位相差検出部90において、Δt1とは異なる遅れ(位相差)が検出される。例えば、アンプ信号がΔt1よりも大きく行選択信号から遅れていることが検出される場合もあれば、逆に、アンプ信号が行選択信号よりも進んでいる(行選択信号がアンプ信号よりも遅れている)ことが検出される場合もある。
[0074]
 位相差検出部90は、不図示の記憶部に予め記憶されている位相差の期待値を読み出す。この位相差の期待値は、例えば設計時に回路シミュレーション等により決定され、撮像素子3の製造時に不図示の記憶部に記憶される。
[0075]
 位相差検出部90は、位相差検出部90においてアンプ信号が検出されると、位相差検出部90はΔt2、すなわち行選択信号とアンプ信号との位相差を演算する。位相差検出部90は、演算された実際の位相差と位相差の期待値とを比較し、位相差の誤差を求める。位相差検出部90は、位相差信号線59に位相差の誤差を示す信号を出力する。
[0076]
 遅延制御部80は、位相差信号線59を介して入力された位相差の誤差を示す信号に基づき、行遅延信号線57およびアンプ遅延信号線58に、第1ダミー負荷38および第2ダミー負荷39を調節するための信号を出力する。遅延制御部80は、位相差の誤差が打ち消され、少なくとも位相差が所定のしきい値以下になるような信号を、行遅延信号線57およびアンプ遅延信号線58に出力する。第1ダミー負荷38および第2ダミー負荷39には、互いにサイズの異なる複数のダミー負荷が含まれているので、これらの行選択信号線51やアンプ信号線52への接続を個別に制御することにより、十分な精度で位相差の誤差を打ち消すことができる。
[0077]
 なお、第1ダミー負荷38に含まれるダミー負荷の数は4つより多くても少なくてもよい。また、各々のサイズは上述した説明と異なっていてもよい。第2ダミー負荷39についても同様である。上述した位相差のしきい値は、第1ダミー負荷38に含まれるダミー負荷の数やサイズによって適宜決定すればよい。
[0078]
 図15は、位相差検出のブロック図である。遅延制御部80の行遅延信号出力部81により信号線SEL<0>に接続された第1ダミー負荷38の切り替えが行われる。同様に、遅延制御部80のアンプ遅延信号出力部82により信号線AEに接続された第2ダミー負荷39の切り替えが行われる。信号線SEL<0>および信号線AEについて検出された位相差と位相方向が、別途生成された所定の位相差期待値と比較され、位相差誤差がカウントされる。カウントされた位相差誤差は、遅延制御部80にフィードバックされる。
[0079]
 上述した実施の形態によれば、第1の実施の形態で説明した作用効果に加えて、更に次の作用効果が得られる。
(1)設計時に決定された位相差ではなく、動的に検出された位相差に基づき位相差を調節するので、製造プロセスや温度、電圧などの外部環境によって生じた位相差にも対応可能な、より高性能な撮像素子を提供することができる。
[0080]
(第5の実施の形態)
 以下、第4の実施の形態に係る撮像素子との相違点について説明する。
[0081]
 図13は、撮像素子の構成を模式的に示す平面図である。図10との相違点は、第1ダミー負荷38および第2ダミー負荷39が存在しない点、一部の中継バッファ34が第1多段中継バッファ94および第2多段中継バッファ95に置き換えられている点である。
[0082]
 最も左端の画素ブロック32(最もデータ転送制御部40に近い画素ブロック)を除いて、画素ブロック32ごとに、行選択信号線51に接続される第1多段中継バッファ94と、アンプ信号線52に接続される第2多段中継バッファ95とが設けられる。すなわち、第1多段中継バッファ94は、1つの画素ブロック32ごとにMa個設けられ、第2多段中継バッファ95は、1つの画素ブロック32ごとに1個設けられる。ただし、最も左端の画素ブロック32(最もデータ転送制御部40に近い画素ブロック)には、第1多段中継バッファ94でも第2多段中継バッファ95でもなく、中継バッファ34が設けられている。
[0083]
 行遅延信号出力部81は、行遅延信号線57を介して、1行の画素ブロック32が有する全ての第1多段中継バッファ94と接続される。アンプ遅延信号出力部82は、アンプ遅延信号線58を介して、1行の画素ブロック32が有する全ての第2多段中継バッファ95と接続される。
[0084]
 図14(a)は、第1多段中継バッファ94の構成を模式的に示す回路図である。第1多段中継バッファ94は、バッファ94a、バッファ94b、バッファ94c、およびバッファ94dを含む。バッファ94a、バッファ94b、バッファ94c、およびバッファ94dは、それぞれトランジスタ98a、トランジスタ98b、トランジスタ98c、およびトランジスタ98dを介して、行選択信号線51に接続される。
[0085]
 行遅延信号線57は、4つの信号線を含む。これら4つの信号線は、それぞれトランジスタ98a、トランジスタ98b、トランジスタ98c、およびトランジスタ98dに接続される。これら4つの信号線を流れる信号により、トランジスタ98a、トランジスタ98b、トランジスタ98c、およびトランジスタ98dが個別にオンオフされる。トランジスタ98a、トランジスタ98b、トランジスタ98c、およびトランジスタ98dのオンオフにより、バッファ94a、バッファ94b、バッファ94c、およびバッファ94dは、行選択信号線51に接続されたり、行選択信号線51から切り離されたりする。
[0086]
 図14(b)は、第2多段中継バッファ95の構成を模式的に示す回路図である。第2多段中継バッファ95は、バッファ95a、バッファ95b、バッファ95c、およびバッファ95dを含む。バッファ95a、バッファ95b、バッファ95c、およびバッファ95dは、それぞれトランジスタ99a、トランジスタ99b、トランジスタ99c、およびトランジスタ99dを介して、アンプ信号線52に接続される。
[0087]
 アンプ遅延信号線58は、4つの信号線を含む。これら4つの信号線は、それぞれトランジスタ99a、トランジスタ99b、トランジスタ99c、およびトランジスタ99dに接続される。これら4つの信号線を流れる信号により、トランジスタ99a、トランジスタ99b、トランジスタ99c、およびトランジスタ99dが個別にオンオフされる。トランジスタ99a、トランジスタ99b、トランジスタ99c、およびトランジスタ99dのオンオフにより、バッファ95a、バッファ95b、バッファ95c、およびバッファ95dは、アンプ信号線52に接続されたり、アンプ信号線52から切り離されたりする。
[0088]
 第4の実施の形態では、図11に示したように、複数のダミー負荷を信号線に接続したり信号線から切り離したりすることで、信号線ごとのインピーダンスを動的に調節することにより、信号線ごとの信号の位相差(ズレ)を動的に調節していた。これに対して、本実施の形態では、複数のバッファを信号線に接続したり信号線から切り離したりすることで、信号線ごとの信号の遅延を動的に調節することにより、信号線ごとの信号の位相差を動的に調節する。
[0089]
 なお、第1多段中継バッファ94に含まれるバッファの数は4つより多くても少なくてもよい。第2多段中継バッファ95についても同様である。
[0090]
 以上で説明した第5の実施の形態は、第4の実施の形態と同様の作用効果を奏する。
[0091]
 次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
(変形例1)
 上述した各実施の形態では、ダミー負荷をMOSトランジスタにより構成していたが、ダミー負荷はこれ以外の回路素子により構成することも可能である。例えばMIM(Metal-Insulator-Metal)やMOM(Metal-Oxide-Metal)による容量をダミー負荷として用いることができる。
[0092]
(変形例2)
 画素ブロック32ごとに、グローバル配線とローカル配線とを分離してもよい。すなわち、水平方向の信号線に各々の画素部30を直接接続するのではなく、バッファ等を介して画素ブロック32内の画素部30を並列に接続してもよい。
[0093]
(変形例3)
 撮像素子3に含まれる種々のトランジスタと配線とを接続するコンタクトの数を増減させてもよい。コンタクトの数を増減させることにより、信号線のインピーダンスを調節することが可能である。
[0094]
(変形例4)
 1つの信号線を、複数の配線層により構成してもよい。複数の配線層にそれぞれ形成した信号線を束ねて1つの信号線とすることで、配線幅を増やした場合と同様に、信号線のインピーダンスを低下させることができる。
[0095]
 上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
[0096]
 次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
 日本国特許出願2017年第192213号(2017年9月29日出願)

符号の説明

[0097]
1…撮像装置、2…撮像光学系、3…撮像素子、30…画素部、31…フォトダイオード、32…画素ブロック、33…画素ブロック列、34…中継バッファ、35…アンプ回路、38…記憶部、40…データ転送制御部、41…行選択制御部、42…アンプ制御部、51…行選択信号線、52…アンプ信号線、54…出力信号線

請求の範囲

[請求項1]
 光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、第1方向に複数設けられる出力部と、
 複数の前記出力部が接続された第1信号線に、複数の前記出力部から信号を出力させる第1信号を出力する第1制御部と、
 前記出力部から出力される信号を読み出す読出部と、
 複数の前記読出部が接続された第2信号線に、複数の前記読出部に信号を読み出させる第2信号を出力する第2制御部と、
 前記第1信号と前記第2信号とのズレを調節する調節部と、
を備える撮像素子。
[請求項2]
 光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、第1方向に複数設けられる出力部と、
 複数の前記出力部が接続された第1信号線に、複数の前記出力部から信号を出力させる第1信号を出力する第1制御部と、
 前記出力部から出力される信号を増幅する増幅部と、
 複数の前記増幅部が接続された第2信号線に、複数の前記増幅部に信号を増幅させる第2信号を出力する第2制御部と、
 前記第1信号と前記第2信号とのズレを調節する調節部と、
を備える撮像素子。
[請求項3]
 請求項1または2に記載の撮像素子において、
 前記ズレを検出する検出部を備え、
 前記調節部は、前記検出部により検出された前記ズレを調節する撮像素子。
[請求項4]
 請求項1から3のいずれか1項に記載の撮像素子において、
 前記調節部は、前記ズレが小さくなるよう調節する撮像素子。
[請求項5]
 請求項1から4のいずれか1項に記載の撮像素子において、
 前記調節部は、前記第1信号線および前記第2信号線のインピーダンスを調節することにより、前記ズレを調節する撮像素子。
[請求項6]
 請求項1から5のいずれか1項に記載の撮像素子において、
 前記調節部は、前記第1信号線および前記第2信号線のインピーダンスの差を小さくすることにより、前記ズレを小さくする撮像素子。
[請求項7]
 請求項1から6のいずれか1項に記載の撮像素子において、
 前記調節部は、前記第1信号線および前記第2信号線に接続された負荷である撮像素子。
[請求項8]
 請求項1から4のいずれか1項に記載の撮像素子において、
 前記調節部は、前記第1信号および前記第2信号の一方の遅れに基づいて、他方を調節することにより、前記ズレを調節する撮像素子。
[請求項9]
 請求項8に記載の撮像素子において、
 前記調節部は、前記第1信号および前記第2信号のうち遅れている一方に他方を合わせることにより、前記ズレを調節する撮像素子。
[請求項10]
 請求項1から9のいずれか1項に記載の撮像素子において、
 前記調節部は、前記第1信号および前記第2信号を中継するバッファである撮像素子。
[請求項11]
 請求項1から10のいずれか1項に記載の撮像素子において、
 複数の前記調節部を備え、
 複数の前記調節部は、複数の前記出力部の間にそれぞれ配置される撮像素子。
[請求項12]
 請求項1から11のいずれか1項に記載の撮像素子において、
 前記光電変換部で生成された電荷に基づく信号を記憶する記憶部を備え、
 前記出力部は、前記記憶部に記憶された信号を出力する撮像素子。
[請求項13]
 請求項1から請求項12までのいずれか一項に記載の撮像素子を備える撮像装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]