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明 細 書

発明の名称 撮像装置

技術分野

0001  

背景技術

0002   0003   0004   0005  

先行技術文献

特許文献

0006  

発明の概要

発明が解決しようとする課題

0007   0008   0009   0010  

課題を解決するための手段

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027  

図面の簡単な説明

0028  

発明を実施するための形態

0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098  

符号の説明

0099  

請求の範囲

1   2   3   4   5   6   7   8   9  

図面

1   2   3   4   5A   5B   6A   6B   7A   7B  

明 細 書

発明の名称 : 撮像装置

技術分野

[0001]
 本発明は、撮像素子を用いて測距を行う撮像装置に関する。

背景技術

[0002]
 撮像素子を用いてTOF(Time Of Flight:光飛行時間)方式で測距を行う撮像装置が知られている。このような撮像装置では、変調光を撮影範囲に出射してから、該変調光が撮影範囲内の対象物に反射して各画素に戻って来るまでに要した時間を画素ごとに計測し、該計測した時間に基づいて撮影範囲内の各対象物までの距離を画素ごとに測定する。
[0003]
 変調光は、可視光よりも赤外光の方が望ましい。なぜなら、赤外光の変調光は、可視光の変調光よりも背景光の可視光との区別が容易であり、また、赤外光の変調光は、人に照射しても、不必要な不安感を与えることがないためである。
[0004]
 特許文献1は、近赤外光を用いてTOF方式で測距を行うことに有利な構造の撮像素子を開示する。該撮像素子は、電荷生成領域のエピタキシャル層と、エピタキシャル層の直上(表面側)の表面埋込領域と、表面埋込領域のさらに表面側の絶縁膜とを備える。絶縁膜の表面側には、中心の受光ゲート電極とその両側の第1及び第2転送ゲート電極とが設けられる。第1及び第2転送ゲート電極に負及び正の電圧を印加すると、信号電荷は、n型の第1浮遊ドレイン領域に転送される。また、第1及び第2転送ゲート電極に正及び負の電圧を印加すると、信号電荷は、n型の第2浮遊ドレイン領域に転送される。この信号電荷は、表面から深い位置のエピタキシャル層を経て第1及び第2浮遊ドレイン領域に転送されるので、近赤外光による信号電荷の転送時の消滅を抑制することができる。
[0005]
 特許文献2は、フォトダイオードに逆バイアスを印加する光電変換装置を開示する。該光電変換装置では、開口部が、フォトダイオードを構成する2層の半導体領域のうちの上層の半導体領域の中心部に形成される。そして、下層の半導体領域の中心部が開口部に露出し、逆バイアス印加用の配線が露出部に接続されている。逆バイアスの印加により、下側半導体領域が、完全空乏化し、その容量が低減する。

先行技術文献

特許文献

[0006]
特許文献1 : 国際公開第2007/026777号
特許文献2 : 特開2000-312024号公報

発明の概要

発明が解決しようとする課題

[0007]
 赤外光は、可視光に比べて波長が長いので、赤外光による光電効果の発生位置は、受光面(撮像素子の光入射側の面)から深い位置になる。従来の撮像装置は、可視光用に製造されていることが多いので、赤外光の光電効果の発生位置がフォトダイオードの空乏層内及び空乏層外であるが比較的に空乏層端に近い領域に限定される。この場合、空乏層外で発生した正負一方の電荷は、拡散で空乏層に進入してから、空乏層の電界によりドリフトを開始する。拡散速度は遅いので、電荷が対応の半導体領域に到達するまでの全体の移動速度が遅くなってしまい、シャッタ速度(単位時間当たりの測距回数)が遅いという問題がある。また、拡散速度が遅いということは、一方の電荷が拡散時に他方の電荷と再結合する可能性が高まり、信号電荷の収集量が低下して、感度が低下するという問題もある。
[0008]
 特許文献1の撮像装置は、光電効果により生成されて収集した信号電荷をフォトダイオ
ードから蓄積部に転送する際の改善に関し、信号電荷の蓄積前のフォトダイオードにおける信号電荷の収集速度や収集量を改善するものではない。
[0009]
 特許文献2の光電変換装置は、フォトダイオードに逆バイアスを印加するものの、逆バイアスの印加のために、上側の半導体領域の中心部に電位設定のための領域が形成される。これは、該電位設定のための領域は通常光電に寄与しないので、受光面積の減少につながるとともに、下側の半導体領域が厚いときに、下側の半導体領域の厚み全体にわたり逆バイアスが印加されず、空乏層の深さを十分に増大することができない。
[0010]
 本発明の目的は、受光面から深い位置に光電効果により生成された電荷を効率的に半導体領域に収集することができる撮像装置を提供することである。

課題を解決するための手段

[0011]
 本発明の撮像装置は、
 複数のフォトダイオードを有する撮像素子と、前記撮像素子を制御する制御装置と、を備える撮像装置であって、
 前記複数のフォトダイオードの各々は、
 前記複数のフォトダイオードに共通に形成された第1導電型の第1半導体領域と、
 前記複数のフォトダイオードに共通に形成された第1導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第1半導体領域の表面側に形成され、第1導電型とは反対の導電型としての第2導電型である第2半導体領域と、
 前記第1半導体領域の表面側に形成され、第1導電型の第3半導体領域と、
 前記第1半導体領域に電位を設定する第1電位設定手段と、
 前記第3半導体領域に電位を設定する第2電位設定手段と、
を有し、
 前記制御装置は、第1電位設定手段と第2電位設定手段とに相互に異なる電圧を供給して、前記第1半導体領域に生成された正負一方の電荷を前記第2半導体領域に加速して移動させる加速電界を生成することを特徴とする。
[0012]
 本発明によれば、第1電位設定手段と第2電位設定手段とに相互に異なる電圧を印加して、一方の電荷を第2半導体領域に向かって加速する加速電界を第1半導体領域に発生させる。この加速電界は、第1半導体領域の厚みを増大しても、第1半導体領域の厚み全体にわたり生じせしめることができる。こうして、受光面から深い位置に光電効果により生成された電荷を効率的に対応の半導体領域に収集することができる。
[0013]
 好ましくは、本発明の撮像装置において、前記第3半導体領域は、前記チャンネルストッパにより隣接のフォトダイオードから分離されて、不純物濃度が前記チャンネルストッパ及び前記第1半導体領域の不純物濃度より高くかつ厚みが前記第2半導体領域より小さい。
[0014]
 この構成によれば、一方の電荷を第2半導体領域に向かって加速する加速電界を第1半導体領域に発生させても、第3半導体領域により暗電流及び残像を効果的に抑制することができる。
[0015]
 好ましくは、本発明の撮像装置において、前記撮像素子は、前記第2半導体領域の表面側を受光面としている。
[0016]
 撮像装置の撮像素子では、光入射側を表面側にする場合(FSI:Front Side Illumination)と、光入射側を裏面側にする場合(BSI:Back Side Illumination)との2通
りがある。上記構成によれば、第2半導体領域の表面側を受光面とすることにより受光面と空乏層との距離を短くできるので、受光面から浅い位置で生成された電荷を空乏層に適切に取り込むことができる。
[0017]
 好ましくは、本発明の撮像装置において、前記撮像素子は、前記第1半導体領域の裏面側を受光面側としている。
[0018]
 この構成によれば、第2半導体領域の表面側を受光面とすることにより受光面と空乏層との距離を長くできるので、波長の長い光を選択的に検出することができる。
[0019]
 好ましくは、本発明の撮像装置において、
 前記撮像素子は、複数のフォトダイオードに共通に形成された第1導電型の半導体基板層を有し、
 前記第1半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
 前記第1電位設定手段は前記半導体基板層であり、
 前記第2電位設定手段は前記チャンネルストッパ又は前記第3半導体領域であり、
 前記制御装置は、前記第1電位設定手段と前記第2電位設定手段とに電圧を印加して、前記加速電界を生成する。
[0020]
 この構成によれば、FSIの撮像素子において、半導体基板層を設けることにより第1半導体領域してのエピタキシャル層を円滑に生成することができる。
[0021]
 好ましくは、本発明の撮像装置において、
 前記撮像素子は、複数のフォトダイオードに共通に形成された第1導電型の半導体基板層を有し、
 前記第1半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
 前記第1電位設定手段は、導電型透明薄膜層であり、
 前記第2電位設定手段は、前記第3半導体領域であり、
 前記制御装置は、前記第1電位設定手段と前記第2電位設定手段に電圧を印加して、前記加速電界を生成する。
[0022]
 この構成によれば、BSIの撮像素子において、支持基板を第1半導体領域の表面側に設けることができて信頼性の高い撮像装置とすることができる。
[0023]
 好ましくは、本発明の撮像装置において、前記エピタキシャル層の不純物濃度は、隣接するフォトダイオードの空乏層間の重なりを回避する程度で、前記チャンネルストッパの不純物濃度より低くされている。
[0024]
 この構成によれば、隣接する画素間のクロストークを回避しつつ、逆バイアス用の電圧印加に因る消費電力を抑制することができる。
[0025]
 好ましくは、本発明の撮像装置において、
 前記第1電位設定手段と前記第2電位設定手段とに供給される前記相互に異なる電圧は、前記第2半導体領域の表面側の前記受光面から前記フォトダイオードの空乏層端までの深さが赤外光の波長の長さを確保する電圧とされ、
 前記エピタキシャル層の不純物濃度は、前記第1電位設定手段と前記第2電位設定手段とに前記相互に異なる電圧が供給されている時に、隣接するフォトダイオードの空乏層間の重なりを回避する不純物濃度にされている。
[0026]
 この構成によれば、赤外光の受光を高精度で検出することができる。
[0027]
 好ましくは、本発明の撮像装置は、前記第1導電型及び前記第2導電型は、それぞれp型及びn型である。

図面の簡単な説明

[0028]
[図1] 撮像装置の全体構成図。
[図2] カメラが備える撮像素子の構成図。
[図3] 画素の詳細な構成図。
[図4] 出射変調光及び反射変調光のタイミングチャート。
[図5A] 撮像素子の副画素を画素配列部の列方向に沿って切ったときの断面図。
[図5B] 比較例の撮像素子の副画素を画素配列部の列方向に沿って切ったときの断面図。
[図6A] 撮像素子の副画素を行方向に沿って切ったときの断面図。
[図6B] 比較例の撮像素子の副画素を行方向に沿って切ったときの断面図。
[図7A] BSI型の撮像素子を縦方向に沿って切ったときの副画素の断面図。
[図7B] BSI型の撮像素子を横方向に沿って切ったときの副画素の断面図。

発明を実施するための形態

[0029]
 (撮像装置の全体)
 図1は、撮像装置1の全体構成図である。撮像装置1は、変調光出射部2、カメラ4及び制御装置5を備え、撮像装置1からカメラ4の撮影範囲6に存在する測距対象7までの距離Dを画素G(図2)ごとに計測する。
[0030]
 変調光出射部2は、制御装置5からの制御信号により点灯及び消灯を制御され、例えば10MHz(図4)で点滅して、強度を変調された変調光を生成する。該変調光は、変調光出射部2の光出射部に装着されたレンズ2aにより配光調整されて、出射変調光Laとして出射される。これにより、出射変調光Laは、撮影範囲6の全体を一度に照射する。出射変調光Laは、近赤外光が使用される。
[0031]
 撮影範囲6内に1以上の測距対象7が存在するときは、出射変調光Laは、測距対象7に反射し、反射後は、出射変調光La由来の反射変調光Lbとなって、撮像装置1へ戻る。レンズ4aは、カメラ4の入射部に装着されて、撮影範囲6から入射する光を集めて、撮像画像光としてカメラ4内の撮像素子400(図2)に入射させる。撮像画像光には、背景光と反射変調光Lbとが含まれている。反射変調光Lbは、それが由来する測距対象7が撮影範囲6で占める位置に応じて、撮像素子400における対応の画素G(図2)に入射する。
[0032]
 制御装置5は、位相差検出部51、測距部52及び電圧印加部53を備える。
[0033]
 撮像装置1がTOF方式で測距対象7までの距離Dを計測する処理の詳細は、後述するので、ここでは撮像装置1について概略的に説明する。カメラ4の撮像素子400(図2)は、各画素ごとに入射光の強度に関係して生成した電荷の蓄積電荷量を外部から読出し可能にしている。なお、電荷には、正の電荷としての正孔(ホール)と、負の電荷としての電子がある。撮像装置1では、電子の個数に応じた電気量を電荷の蓄積電荷量として蓄積している。
[0034]
 位相差検出部51は、変調光出射部2が出射した出射変調光Laと反射変調光Lbとの位相差φを、各画素について撮像素子400から読出した蓄積電荷量に基づいて検出する。測距部52は、位相差検出部51が検出した位相差に基づいて距離Dを測定する。
[0035]
 図2は、カメラ4が備える撮像素子400の構成図である。なお、図2以降、画素配列部401の構造についての説明の便宜上、3軸直交座標系を定義する。画素配列部401の受光面が見える方向視を正面視とし、正面視で画素配列部401の画素Gの格子配列の
行方向及び列方向をそれぞれX軸方向及びY軸方向とする。X軸の正の向きは、画素配列部401の正面視で左から右への向きとし、Y軸の正の向きは、画素配列部401の正面視で下から上への向きとする。Z軸(図5A等)は、画素配列部401の受光面に直角な方向で、正の向きは、画素配列部401の受光面とは反対側から受光面の側)への向きとする。
[0036]
 撮像素子400は、主要構成要素として、画素配列部401、行制御部406、列制御部407及び画像プロセッサ408を備えている。なお、この撮像素子400はCMOS型である。
[0037]
 図2の画素配列部401は、正面視で平面上に格子配列で縦(Y軸の方向)及び横(X軸の方向)に均一な密度で分布した複数の画素G(n,m)を有している。
[0038]
 なお、画素配列部401における画素Gを行番号nと列番号mとで表現する。画素G(n,m)とは、画素配列部401の正面視において上からn番目で、左からm番目の画素Gを指すものとする。画素配列部401は、例えば126×126個の画素Gから成る。以降、個々の画素を特に区別する必要がないときは、画素G(n,m)を画素Gと総称し、(n,m)は、省略する。
[0039]
 各画素Gは、正面視で左側の副画素Po(添え字「o」は、奇数を意味し、副画素Poは、副画素を含めて格子配列の列番号を定義したときに列番号が奇数になることを意味する)と右側の副画素Pe(添え字「e」は、偶数を意味する)とを有している。
[0040]
 行制御部406は、行制御ライン409に制御信号を印加し、画素配列部401の画素Gを行ごとに制御できるようになっている。列制御部407は、列制御ライン410に制御信号を印加し、画素配列部401の画素Gを列ごとに制御できるようになっている。画像プロセッサ408は、制御装置5(図1)からの制御信号(制御電圧)に基づいて行制御部406及び列制御部407を制御する。
[0041]
 図3は、画素Gの詳細な構成図である。画素Gは、副画素Poと副画素Peとの2つの副画素の対から成る。
[0042]
 副画素Poは、PD、M1,M3、Fd1,Fd3、及び2つのBMを備える。副画素Peは、PD、M2,M4、Fd2,Fd4、及び2つのBMを備える。なお、PDは、フォトダイオードを意味し、Mは、振分けスイッチを意味し、Fdは、電荷蓄積部としてのフローティングディフュージョンを意味し、BMは、転送スイッチを意味するものとする。M1~M4及びBMは、FET(電界効果トランジスタ)から成る。
[0043]
 Tx1~Tx4には、M1~M4のオンオフを制御する制御信号が行制御部406から供給される。Biには、BMのオンオフを制御する制御信号が行制御部406から供給される。Tx1~Tx4及びBiのラインの組は、各行制御ライン409(図2)に含まれる。
[0044]
 Roは、対応列(該対応列ではFd1~Fd4の各列は区別される)の全部のBMのドレインに接続されている。列制御部407は、Roを介して各画素GのFd1~Fd4に蓄積されている電荷の電荷量の読出し値としてのC1~C4を読出す。Roは、各列制御ライン410(図2)に含まれる。
[0045]
 副画素Poと副画素Peとは、副画素内のゲートとしてのM1~M4及びBMの作動タイミングが異なるのみで、全体の作動は、同一である。したがって、副画素Poの作動のみを説明する。
[0046]
 PDは、画素Gに入射する入射光(この入射光は、背景光と反射変調光Lbとを含む。)の強度が大きいほど、多数の電子を生成する。なお、電子の数の増大に連れて、電荷量は増大する。M1とM3とは、Tx1,Tx3の印加電圧により逆位相でオンオフされる。すなわち、オン、オフの1回ずつを1回のオンオフサイクルとして、各オンオフサイクルにおいて、M1のオン期間は、M3のオフ期間とされ、M1のオフ期間は、M3のオン期間とされる。
[0047]
 M1,M3のオン期間では、PDが生成した電子が、Fd1,Fd3に供給され、蓄積される。Fd1,Fd3には、画素G(厳密には副画素Po又はPe)に入射した入射光の強さに関係する電荷量の電荷が蓄積される。Roは、所定の読出しタイミングで列制御部407内のスイッチの作動により通電状態になり、この時にオンになっているBMが属する副画素PoのFd1,Fd3の電荷量が列制御部407を介して画像プロセッサ408により読出し値C1,C3として読出される。C1,C3は、さらに、画像プロセッサ408から制御装置5(図1)に送られる。
[0048]
 図4は、出射変調光La及び反射変調光Lbのタイミングチャートである。横軸の目盛は、時間経過を出射変調光Laの位相で表現した値となっている。出射変調光Laは、変調光出射部2が出射するレーザ光由来の光であり、出射変調光Laのレベルは、変調光出射部2の消灯時ではLow(ロー)、変調光出射部2の点灯時ではHigh(ハイ)となっている。点灯時のHighレベルに対応する光強度は、変調光出射部2の給電電流の増減により増減される。
[0049]
 出射変調光Laは、周期パルス波形の光であり、周期=100ns(周波数=10MHz)で、デューティ比=50%の矩形波となっている。図4では、出射変調光Laの立ち上がり時刻を位相=0°で表わしている。反射変調光Lbは、撮像装置1から出射した出射変調光Laが測距対象7(図1)に到達し、測距対象7に反射して撮像装置1に戻る。この結果、反射変調光Lbの位相は、測距対象7までの距離Dの2倍の長さを飛行する時間分だけ、出射変調光Laより位相が遅れ、出射変調光Laと反射変調光Lbとの間に位相差φが生じる。位相差φより、撮像装置1-測距対象7間の距離Dを計測することができる。
[0050]
 前述したように、画像プロセッサ408(図2)は、Bi及びRoを介して画素GごとのFd1~Fd4の電荷量を読出すことができるようになっている。画像プロセッサ408は、各画素GのFd1~Fd4から該画素Gに入射した反射変調光Lbの入射強度Iiに関係する蓄積電荷量を読出すことができる。図4において、T1~T4は、画像プロセッサ408が各画素GにおいてFd1~Fd4からそれぞれ読出す電荷量の蓄積期間を示している。
[0051]
 T1~T4の期間は、開始位相が異なるものの、期間の長さは、出射変調光Laの周期の1/2(=半周期)に等しく設定されている。T1は、位相0°~180°の期間に設定される。T2は、位相90°~270°の期間に設定される。T3は、位相180°~360°の期間に設定される。T4は、位相270°~360°とその次の周期の位相0°~90°との期間、換言すれば位相270°~450°に設定される。この結果、Fd1~Fd4には、T1~T4に対応副画素に入射した反射変調光Lbの入射強度Iiに対応する電荷量で電荷が蓄積される。画像プロセッサ408は、各画素GにおいてT1~T4に蓄積された電荷の電荷量を読出し値C1~C4として読出す。
[0052]
 制御装置5は、位相差φを次の式(1)により算出する。
式(1):位相差φ=tan-1{(C1-C3)/(C2-C4)}
 上式において、「tan」は、正接(タンジェント)を意味する。「tan-1」は、逆正接(アークタンジェント)を意味する。C1~C4の個々には、背景光由来の入射光に因る蓄積電荷量が含まれるが、差分C1-C3、及び差分C2-C4からは、背景光由来の入射光に因る影響が除去されている。
[0053]
 (撮像素子の半導体構造)
 図5A-図6Bを参照して、撮像素子400の構造について説明する。なお、撮像素子400の構造を理解し易くするために、図5A-図6Bでは、撮像素子400と比較例の撮像素子400b又は撮像素子400cとを対比している。比較例の撮像素子400b,400cにおいて、撮像素子400の要素と対応する要素には、撮像素子400の要素に付けた符号と同一の符号を付けている。また、副画素Po,Peの総称として副画素Pcを用いる。
[0054]
 図5A及び図5Bは、副画素Pcを画素配列部401の列方向(Y軸方向)に沿って切ったときの断面図である。図5Aは、撮像素子400の副画素Pcの断面図、図5Bは、比較例の撮像素子400bの副画素Pcの断面図である。撮像素子400bは、例えば、従来の可視光用の撮像素子である。
[0055]
 図6は、副画素Pcを行方向(X軸方向)に沿って切ったときの断面図であり、図6Aは、撮像素子400の副画素Pcの断面図、図6Bは、比較例の撮像素子400cの副画素Pcの断面図である。撮像素子400cは、例えば、撮像素子400bに対してp-epi(p型のエピタキシャル層)112の不純物濃度を所定量低くしたもの(低濃度のもの)である。
[0056]
 図5及び図6では、1つの副画素Pcしか記載されていないが、画素配列部401の実際の断面では、図5及び図6と同一の断面構造が列方向又は行方向の副画素Pcの総数だけ連続することになる。
[0057]
 半導体の製造では、先に作り込んだ製造済みの半導体領域の上に新たな半導体領域を積層して形成していくが、このときの積層していく側が表面側であり、その反対側が背面側であると定義する。
[0058]
 撮像素子(イメージセンサ)には、周知のように、FSI(Front Side Illumination
)型と、BSI(Back Side Illumination)型とがある。この撮像素子400は、FSI型である。すなわち、表面側を受光面側とし、裏面側を受光面とは反対側としている。これに対し、後述の図7A及び図7BのBSI型の撮像素子400dでは、表面側を受光面とは反対側とし、裏面側を受光面側としている。
[0059]
 撮像素子400をFSI型とするときは、撮像素子400をBSIとするときよりも、受光面から空乏層150(図5等)までのZ軸方向の寸法を短くすることができる。このことは、受光面に近い位置(浅い位置)の光電効果により生成された電荷を空乏層150に取り込めるので有利である。
[0060]
 図5A及び図6Aにおいて、光シールド101は、画素配列部401の表面を撮像素子400の光入射側(Z軸方向の正側)から覆うように、画素配列部401の表面との間にZ軸方向に所定の間隔を空けて、配設される。光シールド101は、各副画素PcのPD(図2のPDと同一のフォトダイオード)に対峙する部位に、PDの受光面にほぼ等しい
大きさの窓102を有する。
[0061]
 以降、第1導電型及び第2導電型をそれぞれp型及びn型として、説明する。第1導電型と第2導電型とは、相互に反対の導電型と定義される。本発明では、第1導電型及び第2導電型は、それぞれn型及びp型とすることもできる。
[0062]
 撮像素子400は、p-sub(p型の半導体基板層)111と、p-subの表面側に形成されたp-epi112とを有する。p-epi112の厚み、すなわちZ軸方向の寸法は、Haである。
[0063]
 p-epi112には、各副画素Pcにおける異なる範囲に、n型半導体領域117と、p型ウェル119とが、表面側から埋め込まれるように、形成される。n型半導体領域117の範囲は、図3においてPDが占める範囲に相当し、p型ウェル119の範囲は、図3においてFd1,Fd3(副画素Pcが副画素Poである場合)等が占める範囲に相当する。
[0064]
 p型のチャンネルストッパ115は、画素間の分離又はPD間の分離として機能するもので、複数のPDに共通に形成されている。チャンネルストッパ115は、p-epi112の表面からn型半導体領域117の裏面よりさらに下(Z軸方向の負側)の深さに達し、n型半導体領域117及びp+領域123を隣接の副画素Pcから分離している。チャンネルストッパ115は、副画素Pc間の境界線を区切るように、格子状に形成され、画素配列部401の正面視では各副画素Pcを矩形枠で包囲している。
[0065]
 p+領域123は、暗電流及び残像を抑制する機能を有する。p+領域123の不純物濃度は、同一の導電型のp-sub111及びチャンネルストッパ115の不純物濃度より高い。また、p+領域123の厚み(Z軸方向の寸法)は、n型半導体領域117の厚みより小さい。
[0066]
 酸化膜(二酸化ケイ素膜)131は、n+領域126及びn+領域127を除いて、副画素Pcの表面側を覆うように、形成されている。ポリシリコン膜135は、酸化膜131の表面側の所定部位に形成される。
[0067]
 図5において、M1~M4,Fd1~Fd4,Bi,Roは、図3で説明したとおりである。接続点141は、M1~M4のいずれかと接続される。接続点142は、Fd1~Fd4のいずれかと接続される。接続点143は、Biと接続される。接続点144は、Roと接続される。
[0068]
 接続点142は、n+領域126に接続されている。接続点144は、n+領域127に接続されている。接続点141への正の印加電圧は、接続点141が接続されているポリシリコン膜135に印加されて、n型半導体領域117とn+領域126との間のnチャネルを制御する。接続点143への印加電圧は、接続点143が接続されているポリシリコン膜135に印加されて、n+領域126とn+領域127との間のnチャネルを制御する。
[0069]
 接続点145は、p-sub111の裏面側に接続されるとともに、制御装置5の電圧印加部53から負の電圧であるVsubを供給される。チャンネルストッパ115は、制御装置5の電圧印加部53から表面側に0VのGND(=0V)を供給される。n型半導体領域117の電位は、チャンネルストッパ115及びp+領域123とのpn接合が逆バイアス状態となるように設定される。p-sub111は、接続点145からのVsubの供給により負の電位としてのVsubに保持される。
[0070]
 p-epi112とn型半導体領域117とは、各副画素Pcにおいてそれぞれアノード及びカソードの対として1つのPDを構成する。p-epi112とn型半導体領域117との境界領域には、空乏層150が形成される。接続点145及びチャンネルストッパ115に、相互に異なる電圧としてのVsub及びGNDが供給される結果、空乏層の広がりも多少変わる。
[0071]
 Haは、p-epi112の厚み(Z軸方向の寸法)である。Haは、PDの逆バイアス印加に因る空乏層150の厚み増大に対処して、PDに逆バイアス印加のない撮像素子400bのp-epi112の厚みHbより十分に大きな値に設定されている。なお、Vsubの負電圧の絶対値を増大するに連れて、空乏層150の裏面側の端面は、p-sub111の表面側の端面に近付いて行き、やがてp-sub111の表面側の端面に達する。この時の空乏層150を「完全空乏状態」と呼ぶ。なお、「完全空乏状態」にならなくとも加速電界によりp-epi112全域にわたり発生した電子をn型半導体領域117に収集できる。
[0072]
 なお、Vsubの絶対値の上限は、p-epi112とn型半導体領域117間の接合のブレークダウン(break down:絶縁破壊)を起こさない値以下にされる。例えば、Vsubは、一般的には、最小値(注:負の値については、絶対値の大きい方が小である。)は、例えば-12Vとなる。赤外光の波長が830~960nmであるので、PDの受光面から空乏層150の最下面までの深さが、赤外光の波長にほぼ等しい長さが確保されるように、Vsubが設定される。
[0073]
 図5Bにおいて、撮像素子400bについて、撮像素子400との相違点のみを説明する。p-epi112の厚みHbは、撮像素子400におけるp-epi112の厚みHaに対し、Hb<Haとなっている。撮像素子400bでは、p-sub111及びチャンネルストッパ115の両方に制御装置5の電圧印加部53からGNDが供給される。撮像素子400bのPDには、逆バイアスが印加されないので、空乏層150の厚みは、撮像素子400の空乏層150の厚みより小さい。
[0074]
 撮像素子400(図5A)と撮像素子400b(図5B)とを対比する。反射変調光Lbが赤外光であるとき、反射変調光Lbの波長は長い。この結果、PDへの反射変調光Lbの入射に因る光電効果は、PDの受光面から深い位置に生じ易くなる。図5及び図6において、○付きの+,-は、それぞれ光電効果で生じた正孔及び電子を示している。正孔及び電子は、対で生じる。図示の光電効果は、いずれも空乏層150よりさらに深い位置で生じたことを意味している。
[0075]
 光電効果の発生する位置が空乏層150内であるときは、正孔及び電子は、空乏層150内の電界によりZ軸方向に空乏層150の外のn型半導体領域117内及びp-epi112にドリフトする。なお、ドリフト速度は、拡散速度より十分に速い。さらに、光電効果の[発生する]位置が空乏層150外であるときは、正孔及び電子は、加速電界によりZ軸方向に空乏層150の外のn型半導体領域117内及びp-epi112にドリフトする。
[0076]
 撮像素子400では、空乏層150が十分の深さを有するので、反射変調光Lbが赤外光である場合にも、光電効果に因る電子の発生位置を空乏層150内にすることができる。
[0077]
 光電効果が生じる位置が、図示のように空乏層150よりさらに下(Z軸方向の負側)であったとしても、電子(正負一方の電荷の一例)は、加速電界により加速されつつ、ドリフトで空乏層150の端に達し、その後、空乏層150内の電界によりZ軸方向に空乏層150の外のn型半導体領域117内及びp-epi112にドリフトする。したがって、該電子が正孔と再結合して、消滅する可能性が低下し、n型半導体領域117は、十分に多数の電子を収集することができる。
[0078]
 これに対し、撮像素子400bでは、空乏層150の厚みが小さくかつ空乏層150以外の部分には加速電界が存在しない。この結果、反射変調光Lbが赤外光である場合は、光電効果に因る多数の電子が空乏層150より深い位置で発生し、発生電子が、n型半導体領域117に到達する時間が長引いたり、正孔との再結合のために、n型半導体領域117に到達する個数が低下してしまう。
[0079]
 図6Bの撮像素子400cについて説明する。撮像素子400cでは、p-epi112の不純物濃度を撮像素子400bのp-epi112の不純物濃度より低下させることより、空乏層150の拡張を図っている。しかしながら、空乏層150全体にわたり方向性を持った電界を発生させることは、困難である。特に空乏層150の境界付近での空乏層150内の電界は、ドリフトを発生するには不十分なことが多く、深さ方向だけでなく、面方向(X軸及びY軸の方向)にも拡張する。
[0080]
 この結果、隣接する副画素Pcの空乏層150同士が、面方向に重なってしまう。これは、空乏層150より下でかつ隣接する空乏層150の境界近辺で生じた電子が、その発生原因になった反射変調光Lbが入射した副画素Pcではなく、それに隣接する副画素Pcの空乏層150に拡散して、隣接する副画素Pcのn型半導体領域117に移動することになる。これは、クロストークの原因になる。
[0081]
 これに対し、撮像素子400では、PDに逆バイアスを印加することにより空乏層150のみならず空乏層に編入されていないp-epi112にも方向性のある加速電界が存在するので、クロストークを防止することができる。
[0082]
 一方、撮像素子400では、チャンネルストッパ115-接続点145間に電圧が印加されることにより、電流が流れて、撮像素子400の消費電流を増大させることがある。この対策として、p-epi112の不純物の濃度を低下させて、p-epi112の抵抗を増大させることが望ましい。
[0083]
 前述したように、p-epi112の不純物の濃度の低下は、p-epi112の抵抗の増大だけでなく、空乏層150の拡張にもつながる。したがって、p-epi112の不純物の濃度の低下は、クロストークを回避できる程度、すなわち隣接する副画素Pc同士の空乏層150が面方向に重ならない程度で行う必要がある。
[0084]
 撮像素子400では、p-epi112の不純物の濃度は、同じ導電型のp-sub111及びチャンネルストッパ115の不純物の濃度より低い。また、撮像素子400におけるp-epi112の不純物の濃度は、撮像素子400bにおけるp-epi112の不純物の濃度より低い。一例を述べると、撮像素子400におけるp-epi112の不純物の濃度は、1012~ 1013/cm3である。
[0085]
 撮像素子400の消費電力の抑制対策としては、撮像素子400におけるp-epi112の不純物の濃度を低下させる以外も次の方法がある。
[0086]
 撮像装置1の用途が、比較的短距離の測距対象7の測距に用いる場合には、反射変調光Lbの強度が十分に大きくなる。このため、撮像装置1の感度を少し下げても、許容値以上の精度で測距対象7の測距を行うことができる。こうして、撮像装置1が比較的短距離
の測距対象7を測定する場合には、それに応じて、Vsubの負電位の絶対値を下げて、消費電力を節約する。
[0087]
 撮像装置1は、撮影範囲6に測距対象7が存在しないときは、測距処理を間引きする。間引きしたときは、電圧印加部53は、接続点145にVsubを供給しない。こうして、不必要時のVsubの供給が中止されることにより、撮像素子400の消費電力の節約が図られる。
[0088]
 撮像素子400では、p-epi112は、第1半導体領域に相当する。n型半導体領域117は、第2半導体領域に相当する。n型半導体領域117は、第3半導体領域に相当する。p-sub111又はp-epi112は、第1電位設定手段に相当する。チャンネルストッパ115又はn型半導体領域117は、第2電位設定手段に相当する。
[0089]
 以上説明したように、p-epi112(第1半導体領域)の裏面側とチャンネルストッパ115又はp+領域123の表面側とに電圧を印加して空乏層150の厚みの拡大を図るが、必ずしも完全空乏状態を実現する必要がないために、PDのブレークダウンは、十分回避できる。さらに、空乏層端で電界が弱くなることによるクロストークもp-epi112(第1半導体領域)の裏面側とチャンネルストッパ115又はp+領域123の表面側とに電圧を印加してp-epi112全域にわたって加速電界を発生させるために防止することができる。
[0090]
 図7Aは、BSI型の撮像素子400dへの本発明の適用例に関し、図7Aは縦方向(Y軸方向)に沿って切ったときの副画素Pcの断面図、図7Bは横方向(X軸方向)に沿って切ったときの副画素Pcの断面図である。図7A及び図7Bでは、支持基板(FSI型の撮像素子400におけるp-sub111に相当するもの)の図示は省略している。
[0091]
 撮像素子400dの副画素Pcにおいて、図5A及び図6AのFSIの撮像素子400の副画素Pcの断面図に図示されている各要素と同一の要素について、図5A及び図6Aで付けた各符号と同一の符号で指示し、説明は省略する。FSIの撮像素子400(図5A及び図6A)に対する撮像素子400dの構造上の相違点についてのみ説明する。
[0092]
 BSI型の撮像素子400dでは、光シールド101に対する撮像素子400のp-epi112の表裏の向きがFSI型の撮像素子400の場合とは逆転され、p-epi112の裏面側が受光面の側となる。したがって、p-epi112の表面側に形成されているチャンネルストッパ115、n型半導体領域117、p型ウェル119、p+領域123、及び酸化膜131等は、光シールド101とは反対側に位置する。
[0093]
 p-epi112の裏面側(光シールド101の側)には、導電型透明薄膜層155が形成される。FSI型の撮像素子400におけるp-sub111に供給していたVsubは、BSI型の撮像素子400dでは、導電型透明薄膜層155に供給される。
[0094]
 撮像素子400dでは、p-epi112は、第1半導体領域に相当する。n型半導体領域117は、第2半導体領域に相当する。n型半導体領域117は、第3半導体領域に相当する。導電型透明薄膜層155は第1電位設定手段に相当する。チャンネルストッパ115又はn型半導体領域117は第2電位設定手段に相当する。
[0095]
 BSIとしての撮像素子400dでは、光の混色を避けるために光シールド(「遮光膜」ともいう。)101を設けている。しかしながら、混色の虞がないときは、撮像素子400dから光シールド101を省略することができる。
[0096]
 (変形例)
 実施形態において、p-epi112、p型ウェル119及びp+領域123は、それぞれ本発明の第1半導体領域、第2半導体領域及び第3半導体領域の一例である。p-epi112及びチャンネルストッパ115は、複数のPDに共通に形成されている。PDの構成要素であるn型半導体領域117及びp+領域123は、隣接の副画素Pc(隣接のPDでもある。)から分離されて副画素Pcごとに形成されている。
[0097]
 図3で説明したM1~M4のオンオフを制御する制御信号、及びBMのオンオフを制御する制御信号等は、本発明において、制御装置が撮像素子に供給する電圧の一例である。図5及び図6のVsub及びGNDも、本発明において制御装置が撮像素子に供給する電圧に相当する。
[0098]
 実施形態では、画素Gが2つの副画素Pcを有する撮像素子400について説明した。しかしながら、本発明では、撮像素子は、画素Gが副画素Pcを有しない、すなわち各画素Gが1つの画素のみから成る撮像素子であってもよい。

符号の説明

[0099]
 1・・・撮像装置、5・・・制御装置、6・・・撮影範囲、7・・・測距対象、53・・・電圧印加部、111・・・p-sub(半導体基板層)、112・・・p-epi(第1半導体領域又はp型のエピタキシャル層)、115・・・チャンネルストッパ、117・・・n型半導体領域(第2半導体領域)、123・・・p+領域(第3半導体領域)、150・・・空乏層、400・・・撮像素子、PD・・・フォトダイオード。

請求の範囲

[請求項1]
 複数のフォトダイオードを有する撮像素子と、前記撮像素子を制御する制御装置と、を備える撮像装置であって、
 前記複数のフォトダイオードの各々は、
 前記複数のフォトダイオードに共通に形成された第1導電型の第1半導体領域と、
 前記複数のフォトダイオードに共通に形成された第1導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第1半導体領域の表面側に形成され、第1導電型とは反対の導電型としての第2導電型である第2半導体領域と、
 前記第1半導体領域の表面側に形成され、第1導電型の第3半導体領域と、
 前記第1半導体領域に電位を設定する第1電位設定手段と、
 前記第3半導体領域に電位を設定する第2電位設定手段と、
を有し、
 前記制御装置は、第1電位設定手段と第2電位設定手段とに相互に異なる電圧を供給して、前記第1半導体領域に生成された正負一方の電荷を前記第2半導体領域に加速して移動させる加速電界を生成することを特徴とする撮像装置。
[請求項2]
 請求項1に記載の撮像装置において、
 前記第3半導体領域は、前記チャンネルストッパにより隣接のフォトダイオードから分離されて、不純物濃度が前記チャンネルストッパ及び前記第1半導体領域の不純物濃度より高くかつ厚みが前記第2半導体領域より小さいことを特徴とする撮像装置。
[請求項3]
 請求項1又は2に記載の撮像装置において、
 前記撮像素子は、前記第2半導体領域の表面側を受光面としていることを特徴とする撮像装置。
[請求項4]
 請求項1又は2に記載の撮像装置において、
 前記撮像素子は、前記第1半導体領域の裏面側を受光面側としていることを特徴とする撮像装置。
[請求項5]
 請求項3に記載の撮像装置において、
 前記撮像素子は、前記複数のフォトダイオードに共通に形成された第1導電型の半導体基板層を有し、
 前記第1半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
 前記第1電位設定手段は前記半導体基板層であり、
 前記第2電位設定手段は前記チャンネルストッパ又は前記第3半導体領域であり、
 前記制御装置は、前記第1電位設定手段と前記第2電位設定手段とに電圧を印加して、前記加速電界を生成することを特徴とする撮像装置。
[請求項6]
 請求項4に記載の撮像装置において、
 前記撮像素子は、前記複数のフォトダイオードに共通に形成された第1導電型の半導体基板層を有し、
 前記第1半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
 前記第1電位設定手段は、導電型透明薄膜層であり、
 前記第2電位設定手段は、前記第3半導体領域であり、
 前記制御装置は、前記第1電位設定手段と前記第2電位設定手段に電圧を印加して、前記加速電界を生成することを特徴とする撮像装置。
[請求項7]
 請求項5又は6に記載の撮像装置において、
 前記エピタキシャル層の不純物濃度は、隣接するフォトダイオードの空乏層間の重なりを回避する程度で、前記チャンネルストッパの不純物濃度より低くされていることを特徴とする撮像装置。
[請求項8]
 請求項5又は6に記載の撮像装置において、
 前記第1電位設定手段と前記第2電位設定手段とに供給される前記相互に異なる電圧は、前記第2半導体領域の表面側の受光面から前記フォトダイオードの空乏層端までの深さが赤外光の波長の長さを確保する電圧とされ、
 前記エピタキシャル層の不純物濃度は、前記第1電位設定手段と前記第2電位設定手段とに前記相互に異なる電圧が供給されている時に、隣接する前記フォトダイオードの空乏層間の重なりを回避する不純物濃度にされていることを特徴とする撮像装置。
[請求項9]
 請求項1~8のいずれか1項に記載の撮像装置において、
 前記第1導電型及び前記第2導電型は、それぞれp型及びn型であることを特徴とする撮像装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5A]

[ 図 5B]

[ 図 6A]

[ 図 6B]

[ 図 7A]

[ 図 7B]