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1. KR1020070055419 - A SCREENED ELECTRICAL DEVICE AND A PROCESS FOR MANUFACTURING THE SAME

Примечание: Текст, основанный на автоматизированных процессах оптического распознавания знаков. Для юридических целей просьба использовать вариант в формате PDF
명 세 서
차폐된 전자 장치 및 그 제조방법{A screened electrical device and a process for manufacturing the same}

기 술 분 야
 본 발명은 보호된 전기 부품(electrical sub-assembly)을 하나 이상 갖는 차폐된 전자 장치에 관한 것이다. 본 발명은 또한 상기 차폐된 전자 장치의 제조 방법에 관한 것이다.
 보다 구체적으로는, 본 발명은 집적회로(IC)와 같은 활성 전기 부품, 특히 크립토-프로세서(crypto-processors)를 포함하고, 외부 연결을 위한 전기 접촉부를 갖는 편평한 휴대용 전자 장치의 보호에 관한 것이다.

발명이 속하는 기술 및 그 분야의 종래기술
 이러한 목적에 있어, IC 와이어 또는 전자 장치의 요소들 사이를 순환하는 전기 전류는 구동 주파수에 따라 저 주파수 내지 수 기가헤르츠의 주파수 범위의 자기장을 생성시킨다.
 자기 센서에 의한 이들 자기장의 국소적 탐색은 순환 전류의 직접적 측정 및 그에 따른 IC의 국소적 활성의 직접 측정을 제공한다. 이로써, 비인가자도 전자 장치 활성을 전자기적으로 탐지할 수 있고, 따라서 비밀 정보에 접근할 수 있도록 한다.
 본 발명은 편평 휴대 물품에 혼입되어 보호되는 전기 부품을 포함하는 전자 장치의 고주파 및 초고주파 방출을 비인가자들이 탐지하지 못하도록 하는데 목적이 있다.
 본 발명의 다른 목적은 전자 장치의 활성 요소를 빛과 적외선 교란으로부터 전자 장치를 보호하는데 있다.
 본 발명의 또 다른 목적은 화학 또는 이온에칭에 의한 마모에 대해 높은 기계적 내성을 제공하는 전자 장치를 제공하는데 있다.

발명의 상세한 설명
 이러한 목적에 있어, IC 와이어 또는 전자 장치의 요소들 사이를 순환하는 전기 전류는 구동 주파수에 따라 저 주파수 내지 수 기가헤르츠의 주파수 범위의 자기장을 생성시킨다.
 자기 센서에 의한 이들 자기장의 국소적 탐색은 순환 전류의 직접적 측정 및 그에 따른 IC의 국소적 활성의 직접 측정을 제공한다. 이로써, 비인가자도 전자 장치 활성을 전자기적으로 탐지할 수 있고, 따라서 비밀 정보에 접근할 수 있도록 한다.
 본 발명은 편평 휴대 물품에 혼입되어 보호되는 전기 부품을 포함하는 전자 장치의 고주파 및 초고주파 방출을 비인가자들이 탐지하지 못하도록 하는데 목적이 있다.
 본 발명의 다른 목적은 전자 장치의 활성 요소를 빛과 적외선 교란으로부터 전자 장치를 보호하는데 있다.
 본 발명의 또 다른 목적은 화학 또는 이온에칭에 의한 마모에 대해 높은 기계적 내성을 제공하는 전자 장치를 제공하는데 있다.
 이러한 목적은, 보호된 하나 이상의 전기 부품을 갖는 전자 장치에 의해 달성되며, 이러한 전자 장치는 상부 표면, 하부표면 및 외부 상호작용을 위한 전기 연결부를 구비하고 있고, 하나 이상의 상부 및 하부 표면, 상기 전기 부품에 의해 방출되는 전자기장과 고주파장에 대한 하나 이상의 차폐층을 추가로 포함하며, 상기 차폐층은 500 이상의 높은 상대 투과도를 갖는 연자성 재료로 제조된 하나 이상의 제 1층을 포함하여 한정된 영역 중 소정의 구역을 제외하고 상부 및 하부 표면 중 하나 이상의 실질적인 전체 표면상에 배치되고, 외부 장치가 있는 상기 전기 연결부는 상기 소정의 구역 중 일정 부분 이상에 위치하는 것을 특징으로 한다.
 보호된 전기 부품은 하나 이상의 집적회로를 포함할 수도 있다.
 전기 연결부는 바람직하게는 보호된 전기 부품의 주변 구역에 위치한다.
 하나 이상의 연자성층을 포함하는 차폐층은 전자기 RF 및 HF 장을 유도하고, 외부 측정을 방지하는 차폐 효과를 갖는다.
 차폐층은 적외선, 가시광선, 자외선 주파수 영역의 광 투과를 추가로 차단한다.
 차폐층의 구성은 화학 및 이온 에칭에 대해 최대 저항성을 갖도록 선택될 수도 있다.
 바람직하게는, 차폐층의 제 1층은 Fe, Ni 또는 Co 합금을 함유한 재료, 보다 구체적으로는 NiFe 합금물, CoNi 합금, CoZr 합금 중 어느 하나를 함유한 재료를 포함한다.
 제 1층은 2 내지 40㎛, 바람직하게는 10 내지 30㎛의 두께를 갖는다.
 차폐층은 더 나아가서 보호된 전기 부품과 제1층 사이에 배치된 Ti 또는 산화물 시드 층을 추가로 포함할 수도 있다.
 시드 층은 8 내지 100㎛, 바람직하게는 10 내지 20 ㎛의 두께를 갖는다.
 차폐층은 유익하게는 기계적 연마 또는 화학적 에칭에 우수한 저항성을 나타내는 기계적 경층인 추가의 외부층을 포함할 수도 있다.
 추가의 외부층은 Ti로 제조되거나, SiO 2 또는 Al 2O 3(알루미나)와 같은 자성 산화물로 제조될 수도 있다.
 추가의 외부층은 유익하게는 다이아몬드-류 탄소 또는 Co-기재 화합물과 같은 화학-저항 자성 재료를 포함할 수도 있다.
 추가의 외부층은 1 내지 2㎛의 두께를 갖는다.
 바람직한 실시형태에 따르면, 전자 장치는 상기 차폐층상에 설치된 섭동층을 포함하며, 상기 섭동층은 상기 전기 부품에 의해 방출되는 전자기장과 고주파장 이상의 강자성 섭동을 유도할 수 있는 불균일 자성 재료를 포함하한다.
 특정 실시형태에 따르면, 섭동층은 메트릭스내에 혼합된 강자성 입자들을 포함한다.
 특정 실시형태에 따르면, 섭동층은 불안 효과가 증가하는 자기 불균성을 유도하는 자연적으로 거친 표면을 갖는다.
 특정 실시형태에 따르면, 섭동층은 패턴화된 구성에 의해 얻어진 인공적인 조도를 갖고, 보호된 평면 중 일정부분 이상은 연자성층을 갖지 않는 반면, 그 외의 부분은 연자성 층을 갖는다. 유익하게는, 연자성 층을 갖는 부분들은 보다 강하거니 가장 유익한 전기 신호를 생성시키는 최적 회로 부분 위에 디자인된 지점이다.
 섭동층은 금속, 절연 또는 유기 메트릭스일 수 있는 비자성 메트릭스에 혼입된 변동 자성 입자를 포함할 수도다.
 섭동층은 바람직하게는 CoPt, FePt NdFeB, SmCo 5, FeTb 중 하나 이상을 포함하는 강자성 재료를 포함한다.
 섭동층은 약 1 내지 10㎛의 두께를 갖는다.
 섭동층은 인공적 조도를 갖거나, 응용 방법(즉, 플라즈마 스프레이)에 따라 또는 패턴화된 방식에 이용함에 따른 인공적 조도를 갖는다.
 섭동층이 갖거나 갖지 않는 차폐층은 전자 장치 중 전기 부품의 상부 및 하부층 모두에 배치될 수도 있다.
 본 발명은, 또한 상부 표면, 하부표면 및 외부 상호작용을 위한 전기 연결부를 구비하고 있고, 하나 이상의 상부 및 하부 표면, 상기 전기 부품에 의해 방출되는 전자기장과 고주파장에 대한 하나 이상의 차폐층을 추가로 포함하며, 상기 차폐층은 500 이상의 높은 상대 투과도를 갖는 연자성 재료로 제조된 하나 이상의 제 1층을 포함하여 한정된 영역 중 소정의 구역을 제외하고 상부 및 하부 표면 중 하나 이상의 실질적인 전체 표면상에 배치되고, 외부 장치가 있는 상기 전기 연결부는 상기 소정의 구역 중 일정 부분 이상에 위치하는 것을 특징으로 하는, 보호된 전기 부품을 갖는 보호 전자 장치의 제조방법에 관한 것이다.
 하나 이상의 차폐층 형성 단계는 하기 하위 단계로 a) 전기 연결부를 갖는 상기 하나 이상의 상부 및 하부 표면 상에 시드 층을 형성하기 위하여 스퍼터링 기법에 의하여 기계적 경층을 침착시키는 단계,
 b) 전기-침착에 의해 높은 투과성을 갖는 연자성 재료 층을 형성시키는 단계를 포함한다.
 특정 실시형태에 따르면, 하나 이상의 차폐층 형성 단계는 상기 전기 연결부를 수용할 수 있는 제한된 구역의 소정의 영역을 구성하는 부분을 제거하여 차폐층을 패턴화시키고, 전기-침착에 의해 연자성 재료를 침착시키기 전에 시드층이 패턴화시키는 것을 추가로 포함한다.
 유익하게는, 하나 이상의 차폐층 형성 단계는 전기-침착에 의해 추가의 최종 기계적 경층을 형성시키는 하위 단계를 추가로 포함한다.
 본 발명의 방법은 상기 차폐층상에, 상기 전기 부품에서 방출되는 전자지장과 고주파장 이상의 강자성 섭동을 유도할 수 있는 불균일 강자성 재료를 포함하는 섭동층을 형성시키는 단계를 추가로 포함한다.
 바람직하게는, 섭동층 형성 단계는 비자성 매트릭스에 변동 자성 입자를 혼입시키는 것을 포함한다.
 섭동층은 자기 센서에 의해 임의의 간섭성 측정을 차단할 수 있는 자기 섭동을 발생시키기 위한 것이다. 섭동층은 정확한 범위의 주파수에서 정적이거나 동적일 수 있다.
 본 발명은 또한 하나 이상의 보호된 전기 부품을 갖는 보호 전자 장치를 포함하는 스마트-카드에 관한 것으로, 이 보호된 장치는 전자기장과 고주파장에 대한 차폐층을 갖는다. 이러한 특정 용도에 있어서, 예를 들어, 마이크로-프로세서 및 메모리를 포함하는 전자 장치는 플라스틱 카드 보디에 장입된다. 본 발명은 특히 스마트 카드에 저장된 비밀 정보에 부정의 접근을 방지하기 개조된 것이다.
 본 발명의 다른 특징 및 이점은 첨부된 도면을 참조한 하기의 특정 실시형태의 설명으로부터 보다 명확해질 것이다.

도면의 간단한 설명
 도 1은 상부 및 하부가 차폐층에 의해 보호된 집적회로를 나타낸 개략적 투시도이다.
 도 2는 단지 하나의 주요 면만이 차폐층에 의해 보호된 집적회로를 나타낸 개략적 투시도이다.
 도 3 내지 8은 본 발명에 따른 전자 장치의 여러 실시형태에 대한 단면도이다.
 도 9는 스마트 카드에 포함된 본 발명에 따른 전자 장치를 나타낸 단면도이다.
 기존의 집적회로를 고려한 경우, 전선을 순환하는 전형적인 전류는 1 내지 500㎂로 다양하다. 이런 전류는 일반적으로 1 MHz 내지 1 GHz이다.
 전선의 표면으로부터 5 ㎛ 거리에서, 형성된 장(field)은 약 0.1 내지 50 A/m이고, 그의 밀도는 상응하는 IC의 클론 주파수에 연결된 제한된 수의 주파수에 집중된다.
 현재 소형 크기로 구입가능한 최적 센서의 감도는 약 10 -3 A/m/sqrt(Hz) 이다. 전형적인 값인 1 KHz의 대역폭에서 형성된 감도는 0.03 A/m이다.
 본 발명에 따르면, 전자 장치는 약 60dB의 감쇠를 제공할 수 있는 능동 차폐층을 갖는다.
 임의로는, 전자 장치는, 전자 장치의 전선 방출을 커버하기 위해 약 50 A/m의 랜덤 장을 일으키는 추가의 활성 섭동층을 추가로 포함한다.
 차폐층을 이루는 섭동층은 전기부품을 구성하는 IC의 잔여 고주파장 방출 보다 3배 이상 큰 자기장을 일으킨다.
 도 1은 본 발명에 따른 전기부품을 포함하는 전자 장치를 개략적으로 나타낸 것으로, 예를 들어 하나 이상의 프로세서를 포함하는 IC를 포함할 수 있다.
 하위부품 (1)의 각 상부표면 (11)과 하부표면 (12)는 보호층 2에 의해 커버된다. 각 보호층 (2)는 하나 이상의 자기 차폐층을 포함하고, 작은 영역 중 소정의 구역을 제외하고 상응하는 상부 또는 하부 표면 (11) 및 (12)의 전체 표면을 커버한다. 작은 영역 중 이들 구역 일부는 전기 연결부 (8) 및 (9)를 포함할 수도 있다. 이러한 소정의 구역은 바람직하게는 부품 (1)의 주변 구역 (1a)를 구성하나, 부품 (1)의 상부 및 하부 표면 (11) 및 (12) 중 일부 다른 영역은 어떤 보호층도 없을 수 있다.
 도 2는 도 1과 유사하나 상부 표면 (11)만이 보호층 (2)에 의해 보호되는 IC를 나타낸다.
 도 9는 스마트 카드형 실시형태 중에 IC와 같은 전기 부품을 포함하는 본 발명에 따른 전자 장치를 나타낸다.
 본 발명은 다른 바람직한 실시형태는 IC와 같은 부품 (1) 상에 도 2의 보호층 (2)을 형성하는 다른 가능성을 보여주는 도 3 내지 8에 대해 기술할 것이다.
 하기의 설명은 부품 (10의 상부 표면 (11) 상에 제공된 단을 보호층 (2)에 대하여 기술할 것이다. 그러나, 도 1의 부품 (1) 중 하부 표면 (12) 상에 제공된 보호층 (2)는 동일한 방법에 따라 제조될 수 있다.
 도 3 내지 8에 있어서, 도 9에서 추가로 지시될 전기 연결부 (8) 및 (9)는 도시되어 있지 않다. 이들은 부품 (1) 중 기본적으로 차폐층 (20)을 포함하는 보호층 (2)에 의해 커버되지 않는 부분에 단순히 위치한다.
 차폐층 (20)은 전형적으로 500 이상의 높은 상대 투과도 μ r를 갖는 연자성 재료로 제조된 제1층을 실질적으로 포함한다.
 제1층 (21)은 전형적으로는 2 내지 40㎛, 바람직하게는 10 내지 30㎛의 두께를 갖는다.
 도 3에서 도시한 바와 같이, 제1층 (21)은 Ti 또는 산화물로 제조된 시드층 (22) 상에 성장될 수 있다. 시드 층 (22)는 전형적으로는 8 내지 10nm 또는 100nm 이하의 감소된 두께를 가지나, 바람직하게는 10 내지 15 nm이다. 시드 층 (22)는 홀 (23)으로 패턴화시킬 수 있다.
 패턴화된 층 (22)(도 4)는 동일한 홀 (23)을 갖는 연자성 층 (21)을 패턴화되게 성장시키는 것이 바람직하다.
 시드 층 (22)으로 형성된 차폐층 (20)과 연자성 재료로 제조된 제1층 (21)은 불균일한 자성 신호가 상응하고, 따라서 보다 우수한 차폐 효과를 제공한다.
 도 5 및 6의 실시형태는 각각 도 3 및 4의 실시형태와 유사하고, 도면 부호 (120), (121), (122) 및 (123)의 부분은 각각 도면 부호 (20), (21), (22) 및 (23)의 부분에 상응하여 추가로 기술하지는 않는다. 그러나, 도 5 및 6의 실시형태에 따르면, 추거의 외부 층 (124)가 연자성 재료로 제조된 제1층 (121)의 상부에 침착된다. 차폐 스택의 화학 공격을 방지하기 위한 목적인 층 (124)는은 Co-기재 화합물과 같은 화학-저항 자성 재료를 포함할 수 있다.
 추가의 외부 층 (124)는 1 내지 2㎛의 두께를 갖고, 기계적 연마 또는 화확적 에칭에 저항성이 우수한 기계적 강성 층이다.
 추가의 외부 층 (124)는 Ti로 제조되거나, SiO 2 또는 Al 2O 3와 같은 자성 산화물로 제조될 수 있다. 층 (124)은 또한 다이아몬드-류 탄소를 포함할 수도 있다.
 다양한 연자성 재료가 제1층 (21) 및 (121)에 사용될 수 있고, 거의 퍼멀로이 조성의 조성(Ni 80%와 Fe 20%)을 갖는 NiFe 합금, CoNi 합금, CoZr 합금 또는 매우 큰 상대 투과도 μ r를 나타내는 보다 복잡한 시스템일 수 있다. 이러한 종류의 재료로 10,000 이상의 상대 투과도 μ r가 얻어질 수 있다.
 IC에 상용성이어야 하는 침착 온도 및(또는) 어닐링 온도에 의한 한계점이 생긴다.
 실제로, 기술 의존적인 임계 온도는 약 350℃이다.
 제1층 (21) 및 (121)의 두께는 다른 오염물의 함수로서 가능한 한 커야 한다.
 예를 들어, 퍼멀로이 필름을 사용하면, 2 내지 4 dB/㎛의 감쇠가 얻어진다.
  10 ㎛의 두께인 경우, 30 dB의 감쇠를 얻을 수 있다. 또한, 20 ㎛의 두께를 사용하여 60 dB의 감쇠를 얻을 수도 있다.
 보다 일반적으로는, 층의 두께 d 및 RF장의 주파수 f의 함수로서 나타낸 감쇠의 식은 a = exp(kd/f) 이다.
 계수 k는 재료에 의존한다. 퍼멀로이에 대해, k = 0.5 MHz.㎛ -1이다.
 차폐층 (20) 및 (120)은 또한 빛으로부터의 보호용으로 사용될 수 있다. 빛으로부터 차폐시키기 위한 층 두께의 선택은 재료의 투과 깊이와 직접 연관이 있다.
 본 발명자들은 0.1 내지 2㎛로 다양한 파장을 갖는 빛 주파수를 고려한 경우, 2㎛의 우수한 금속성층이 빛 투과를 차폐시키는데 충분하였다. 우수한 금속성 층은 약 100 μOhm.cm 이하의 저항성을 나타내는 층이다. 이는 NiFe, CoZr, Co, Ni 또는 Fe과 같은 대부분의 금속성 자성 층의 경우이다.
 보다 일반적으로는, 500 nm 이상의 두께에 대하여, 연자성 층이 전도성 특성으로 인하여 근 자외선, 가시광선 및 적외선에 대해 불투명 층으로서의 역할을 하고, 이러한 보호층의 제공이 칩의 빛의 여기를 회피시키는 것으로 여겨질 수 있다.
 층 (21) 및 (121)의 조성 선택은 습윤 에칭, 반응성 이온 에칭(RIE), 이온 빔 에칭(IBE) 및 IC 디버깅 툴 형 포커스 이온 빔(FIB) 툴 또는 IDS OptiFIB(상표명 “SCHLUMBERGER")로 알려진 광학 포커스 이온 빔 툴을 포함하는 다양한 방법에 의한 에칭의 어려움을 고려하여야 한다.
 Co 성분을 함유한 층은 습윤 에칭법으로 에칭하기가 어렵다. Ti 함유 층은 RIE 또는 IBE로 에칭하기가 어렵다.
 복합층 (20) 및 (120)은 또한 Ti 또는 산화물 시드 층 (22) 및 (122), 퍼멀로이 층 (21) 및 (121) 및 Co 합금 기재 제2 연자성 재료 층 (24) 및 (124)로 사용될 수 있다.
 층의 침착은 전착, 플라스마 스프레이, 스크린 프린팅, 스퍼터링, 증착(CVD, PECVD, PVD), 기상 코팅 또는 증발과 같은 여러 기술에 의해 수행할 수 있다.
 도 7 및 8은 도 3 및 4의 실시형태의 경우에서와 같은 동일한 방식으로 제조될 수 있는 차폐층 (20) 및 이 차폐층 (20)상에 제공되는 섭동층 (31)을 포함하는 본 발명의 특정 실시형태에 관한 것이다.
 섭동층 (31)은 부품 (1) 내에서 전류에 의해 생성되는 장 이상의 자기장을 생성시키기 위한 목적이다.
 섭동층 (31)은 불균일 강자성 층으로 구성될 수 있다.
 가능한 실시형태에 따르면, 섭동층 (31)은 불균일 강성 영구 자석층을 포함하고, 이는 외부의 정적 고자기장을 생성시킨다. 그런, 강성 영구 자석 층이 불균일한 경우, 외부에 생성된 장은 매우 작다.
 따라서, 가해진 자장에 대한 면역성을 부여하기 위하여 몇몇 구조적 또는 자기적 불균일성이 도입된다.
 가능한 실시형태에 따르면, 섭동층 (31)은 불균일 강성 영구 자석층을 포함하고, 이는 외부의 정적 고자기장을 생성시킨다. 그런, 강성 영구 자석 층이 불균일한 경우, 외부에 생성된 장은 매우 작다.
 따라서, 가해진 자장에 대한 면역성을 부여하기 위하여 몇몇 구조적 또는 자기적 불균일성이 도입된다. 이러한 이유로, 이는 가장 효율적인 보호라 여겨진다.
 이러한 강성 영구 자석 층의 조성은 CoPt, FePt NdFeB, SmCo 5 또는 FeTb와 같은 일부 다른 희토류/전이금속 합금을 포함할 수 있다.
 층의 두께는 재료에 의존하며, 1 내지 5 ㎛ 두께의 필름이, 필름에 수직으로 자화될 때, 시스템의 외부에 다소 큰 자장을 형성시킬 수 있다. 두께는 2 kOe(CoPt) 내지 20 kOe(FeNdB)로 다양한 재료의 잔류 자기장과 관계가 있다.
 구조적 불균일성은 주로 거친 층의 사용, 층의 패턴화 및 자성 및 비자성 재료 혼합물의 사용의 세 가지 상이한 시도로 얻을 수 있다:
 a) 섭동층 (31)(도 7)의 외부 표면 (32)에서의 조도는 침착 기술에 의해 형성시킬 수 있다. 특히, 전착은 매우 거친 표면을 생성시킬 수 있다. 인공적 조도는 또한 결이 거친 조직으로 표면 (32)를 기계적 연마하여 생성시킬 수 있다.
 b) 층 (31)의 패턴화 및 부분 (33)을 제거하기 위한 에칭은 보다 복잡한 기술로서 이는 잘 조절된 외부 자기장(도 8)을 생성시킨다. 5 ㎛ 이하의 치수를 갖는 패턴이 섭동층을 매우 효율적으로 만든다. 층 (20) 및 (31)의 패턴화는 UV 리쏘그래피에 의해 수행될 수 있다. 보호된 구역에 따른 특정 디자인이 사용될 수 있다. 패드 연결을 위한 틈은 채워져야 한다. 이 리쏘그래피 단계는 웨이퍼 전체에서 수행될 수 있다.
 c) 층 (31)은 또한 비자성, 절연 또는 전도성 매트릭스에 장입된 불균일 자성 재료 세트일 수 있다. 비용을 낮추기 위하여, 자성 재료를 아교, 수지, 폴리이미드 층에 포함시킬 수 있다.
 스크린 프린팅으로 침착시킨 중합체 레지스트 및 NdFeB 입자의 혼합물이 다소 저렴하고 손쉽게 이용가능하다. NdFeB 입자는 랜덤하게 편향되고, 이들의 보자력는 2 테슬라로 얻어질 수 있다. 생성된 장의 평균값이 0이 되지 않도록 하기 위하여 입자들은 1 ㎛ 이상이어야 한다. 이상적인 크기는 기계적 분쇄에 의해 얻어질 수 있는 1 내지 20 ㎛의 랜덤한 분포이다.
 또 다른 실시형태에 따르면, 섭동층 (31)은 변동 자성 층으로 구성된다. 이 실시형태 있어서, 비자성 매트릭스에 장입된 변동 입자들로 구성된 층이 사용된다.
 변동 자성 입자들은 초상자성 상태에 있는 입자들이다. 이 상태는 입자의 크기가 충분히 작고, 입자의 밀도가 충분히 낮을 때(전형적으로는 10%이하이고, 삼투 농도 보다는 확실히 작음) 얻어진다. 이 때, 입자의 이방성 에너지 및 다른 입자들에 의해 형성된 영역의 지만 에너지(Zeeman energy)는 열 에너지 kT 보다 작다.
 전형적인 입자 크기는 직경 3 내지 8 nm이다.
 크기를 이용함으로써, IC 동작 주파수 영역중의 변동 주파수를 얻을 수 있다. 입자들의 크기와 변동 주파수의 상관관계는 f=f0exp(- K1 V μ/ kT)[여기서, K1은 이방성 상수이고, V는 입자의 부피이며, μ는 단위 모멘트이고, k는 볼츠만 상수이며, T는 동작 온도이고, f0는 약 109Hz의 원소 주파수이다]로 주어진다.
 입자들의 자성 조성을 중요치 않다. 비자성 매트릭스는 금속성이거나 절연 매트릭스일 수 있다.
 입자들의 성형은 화학적 방법 또는 침착 기술로 수행될 수 있다.
 섭동층 (31)을 도 5 및 6의 실시형태 중의 차폐층 (120) 상에 형성시킬 수 있을 뿐만 아니라, 도 3 및 4의 실시형태 중의 차폐층 (20) 상에 형성시킬 수도 있다.
 본 발명에 따른 보호 장치는 하나 이상의 활성 전기 부품 (1)을 포함하는 스마트 카드에 분명하게 적용된다. 이 경우, 본 발명에 따른 보호 장치는 상기 상부 및 하부 표면 (11) 및 (12) 중 하나 이상 (11), 전기 부품 (1)로부터 발생되는 전자기장(EM) 및(또는) 고주파장(RF)에 접촉하는 하나 이상의 차폐층 (20)[이는 앞의 도면들 중의 차폐층 (20) 및 (120)과 유사하다], 500 μr이상의 높은 상대 투과도를 갖는 연자성 재료로 제조된 하나 이상의 제1층 (21) 또는 (121)을 포함하는 차폐층 (2)을 포함하고, 상기 차폐층 (2)는 상부 및 하부 표면 (11) 및 (12) 중 하나 이상 (11)의 전체 표면상에 실질적으로 위치하여 제한된 영역 중 층이 없는 소정의 구역 (1a), (23) 및 (123)가 외부 장치와 전기적으로 연결되도록 한다.
 도 9에 나타낸 바람직한 실시형태에 있어서, 본 발명에 따른 보호 장치는 각각 상부 및 하부 표면 (11) 및 (12) 상에 전기 부품 (1)로부터 발생되는 전자기장(EM) 및(또는) 고주파장(RF)에 접촉하는 앞의 도면들의 차폐층 (20) 또는 (120)과 유사한 하나 이상의 차폐층 (2)을 포함하고, 이 차폐층 (2)는 500 μr이상의 높은 상대 투과도를 갖는 연자성 재료로 제조된 하나 이상의 제1층 (21) 또는 (121)을 포함하고, 상부 및 하부 표면 (11) 및 (12) 중 하나 이상 (11)의 전체 표면상에 실질적으로 위치하여 제한된 영역 중 층이 없는 소정의 구역 (1a), (23) 및 (123)가 외부 장치와 전기적 연결 (8) 및 (9)를 허용한다.
 전기적 연결 (8) 및 (9)는 부품 (1)의 주변부 (1a) 중 부품 (1)의 상부 표면 (11)에 위치할 수도 있다.
 보호층 (2)는 주변부 (1a)를 제외하고 실질적으로 전체 상부 표면 (11) 및 전체 하부 표면 (12) 상에 제공될 수도 있다.
 부품 (1)은 예를 들어 프로세서 및 메모리를 포함한다. 이들은 두 개의 보호층 (2)와 함께 아교층 (4)를 통해 에폭시 기판 (5) 상에 설치된다.
 부품 (1)의 전기 연결 (8) 및 (9)는 와이어 (81) 및 (91), 예를 들어, 골드 와이어를 통해 연결되어 에폭시 기판 (5)의 하부측에 제공된 패드 (6) 및 (7)과 연결된다. 이 와이어 (81) 및 (91)은 기판 (5) 중에 형성된 홀 (51) 및 (52)를 가로지르고, 접촉 패드 (6) 및 (7), 예를 들어, NiCu/골드 접촉부에 연결된다.
 에폭시 기판 (5)은 하나 이상의 부품 (1), 보호층 (2), 와이어 (81) 및 (91) 및 에폭시 기판을 포함할 수 있는 두께를 갖는 블라이드 홀이 구비된 플라스틱 카드 보디 (101)에 장입된다. 플라스틱 카드 보디 (101)은 형상이 원형 또는 직사각형이고, 깊이가 에폭시 기판 (5)의 두께에 의존하는 오목한 평탄 표면을 제공하여, 접촉 패드 (6) 및 (7)의 외부 표면이, 일반적으로 패턴, 명각 또는 그림이 인쇄된 플라스틱 카드 보디 (101)의 하부 표면과 같이 동일 평면에 있게 한다. 에폭시 기판 (5)는 일반적으로 오목한 평면 표면 (53) 및 (54)에 접착된다.
 본 발명의 또다른 목적은 상부 표면 (11) 및 하부 표면 (12), 및 외부 연결을 위한 전기 연결부를 갖고, 보호된 전기 부품 (1)을 갖는 보호 전자 장치의 제조 방법을 수행하는 것으로, 이 방법은 상부 및 하부 표면 (11) 및 (12) 중 하나 이상 (11) 상에 전기 부품 (1)로부터 발생되는 전자기장(EM) 및(또는) 고주파장(RF)에 접촉하는 앞의 도면들의 차폐층 (20) 또는 (120)과 유사한 하나 이상의 차폐층 (2)을 형성시키는 단계; 제한된 영역 중 소성의 구역 (1a), (23) 및 (123)을 제외하고 상부 및 하부 표면 (11) 및 (12) 중 하나 이상 (11)의 실질적으로 전체 표면상에 500 μr이상의 높은 상대 투과도를 갖는 연자성 재료로 제조된 제1층 (21) 및 (121)을 배치하고, 전기 연결부 (8) 및 (9)가 소성의 구역 (1a), (23) 및 (123) 중 일정 부분 (1a) 이상에 위치하는 것을 적어도 포함하는 차폐층 (2)를 형성시키는 단계를 포함하는 것을 특징으로 한다.
 유익하게는, 본 발명에 따른 방법은 하나 이상의 차폐층 (2)를 형성시키는 단계, 전기 연결부 (8) 및 (9)를 수용할 수 있는 제한된 영역 중의 소정의 구역 (1a), (23) 및(123) 중 몇몇으로 구성된 제거된 부분 (23) 및 (123)을 갖도록 차폐층 (2)를 패턴닝하는 단계를 추가로 포함하고, 여기서 시드층 (22) 및 (122)가 연자성 재료의 층 (21) 및 (121)을 전착으로 침착시키기 전에 패턴화된다.
 유익하게는, 본 발명에 따른 방법은 하나 이상의 차폐층 (2)를 형성시키는 단계, 전착에 의하여 추가의 최종 기계적 경층 (124)을 형성시키는 단계를 추가로 포함한다.
 유익하게는, 본 발명에 따른 방법은 차폐층 (2)를 형성시키는 단계를 추가로 포함하여, 섭동층 (31)이 전기 부품 (1)로부터 발생되는 전자기장(EM) 및(또는) 고주파장(RF) 과 거의 동일한 강자성 섭동을 유발시킬 수 있는 불균일 강자성 재료를 포함한다.
 유익하게는, 본 발명에 따른 방법은 섭동층 (31)을 형성시키는 단계, 변동 자성 입자들은 비자성 매트릭스내에 혼입시키는 단계를 추가로 포함한다.

실 시 예
 실시예 1
 차폐층 (120)을 10nm의 Ti 층 (122); 20㎛의 NiFe 층(121) 및 1㎛의 CoZr 층(124)으로 구성하였다. 상기한 두께는 변경시킬 수 있으나, 전체 두께가 20 내지 40㎛가 되는 것이 최적의 선택이다.
 섭동층 (31)은 스크린 인쇄에 의해 침착된 NdFeB의 강자성층으로 구성하였다.
 1) 10nm의 Ti 시드층 (122)를 스퍼터링 기법으로 침착시켰다. 이 층은 실온에서 침착시켰으며, 침착 시드는 8cm의 표적/시료 거리에서 200W로 초 당 약 2nm였다. 이어서, 레지스트 마스크를 침착시키고, 시드층을 특정 설계 후 123 영역에 에칭하였다. 다른 방법으로, 레지스트 마스크를 형성시킨 후 Ti 시드층(122)을 침착시킬 수 있고, 여기에 리프트 오프 공정이 이용된다.
 2) 제2 단계는 20㎛ 두께의 NiFe층(121)을 Ti 시드층상에 전착으로 성장시키는 것이다. 전형적인 NiFe 침착 속도는 1㎛/분 이다. 온도와 용액 농도의 균일성으로 보다 편평한 NiFe 층을 얻었다.
 3) 이어서, CoZr 최종층 (124) 전착에 의해 침착시켰다.
 4) 섭동층 (31)은 1 내지 20㎛ 크기의 NdFeB 입자로 구성되며, 폴리이미드 레지스트에 포함된다. 이 층의 두께는 1㎛ 이상이어야 한다.

 실시예 2
 차폐층 (120)을 10nm의 Ti 층 (122); 20㎛의 NiFe 층(121) 및 1㎛의 CoZr 층(124)으로 구성하였다. 상기한 두께는 변경시킬 수 있으나, 전체 두께가 20 내지 40㎛가 되는 것이 최적의 선택이다.
 섭동층 (31)은 스크린 인쇄에 의해 침착된 CoPtP 합금의 강자성층으로 구성하였다.
 1) 10nm의 Ti 시드층 (122)를 스퍼터링 기법으로 침착시켰다. 이 층은 실온에서 침착시켰으며, 침착 시드는 8cm의 표적/시료 거리에서 200W로 초 당 약 2nm였다. 이어서, 레지스트 마스크를 침착시키고, 시드층을 특정 설계 후 123 영역에 에칭하였다. 다른 방법으로, 레지스트 마스크를 형성시킨 후 Ti 시드층(122)을 침착시킬 수 있고, 여기에 리프트 오프 공정이 이용된다.
 2) 제2 단계는 20㎛ 두께의 NiFe층(121)을 Ti 시드층상에 전착으로 성장시키는 것이다. 전형적인 NiFe 침착 속도는 1㎛/분 이다. 온도와 용액 농도의 균일성으로 보다 편평한 NiFe 층을 얻었다.
 3) 이어서, CoZr 최종층 (124) 전착에 의해 침착시켰다.
 4) CoPt층 (31)은 전착으로 성장시킬 수 있다. 이는 최대 섭동을 생성하기 위해 계산된 미리정한 패턴으로 디자인하는 레지스트 마스크를 통해 수행할 수 있다. CoPt층의 두께는 5㎛이다. 이 경우, 상기 물질의 보자력은 0.15 테슬라로 얻을 수 있고, 표면에 형성된 미광 영역은 대략 10 mT(105 A/m)일 것이다.

 실시예 3
 차폐층 (120)을 10nm의 Ti 층 (122); 20㎛의 NiFe 층(121) 및 1㎛의 CoZr 층(124)으로 구성하였다. 상기한 두께는 변경시킬 수 있으나, 전체 두께가 20 내지 40㎛가 되는 것이 최적의 선택이다.
 섭동층 (31)은 스크린 인쇄에 의해 침착된 NdFeB의 강자성층으로 구성하였다.
 1) 10nm의 Ti 시드층 (122)를 스퍼터링 기법으로 침착시켰다. 이 층은 실온에서 침착시켰으며, 침착 시드는 8cm의 표적/시료 거리에서 200W로 초 당 약 2nm였다. 이어서, 레지스트 마스크를 침착시키고, 시드층을 특정 설계 후 123 영역에 에칭하였다. 다른 방법으로, 레지스트 마스크를 형성시킨 후 Ti 시드층(122)을 침착시킬 수 있고, 여기에 리프트 오프 공정이 이용된다.
 2) 제2 단계는 20㎛ 두께의 NiFe층(121)을 Ti 시드층상에 전착으로 성장시키는 것이다. 전형적인 NiFe 침착 속도는 1㎛/분 이다. 온도와 용액 농도의 균일성으로 보다 편평한 NiFe 층을 얻었다.
 3) 이어서, CoZr 최종층 (124) 전착에 의해 침착시켰다.
 4) Ag, Al 2O 3 또는 SiO 2 재료 중의 Co 입자들이 층 (31)을 형성한다. 이러한 시스템은 예를 들어 공동-스퍼터링에 의해 보다 손쉽게 성형가능하고, 파괴하기 매우 단단한 이중의 이점이 있다. Co 공급원 스퍼터링의 파워를 감시시켜 약 10%의 정확한 Co 농도가 얻어졌다. Co/Ag 시스템은 두 요소가 혼화성이지 않기 때문에 특히 손쉽게 성형된다. 이어서, 실온에서의 침착으로 매우 작은 Co 입자들을 얻었다. 크기 증가는 250 내지 400℃의 온도에서 어닐링하여 수행되었다. 250℃에서 1 시간 어닐링이 약 3-5nm로 성형된 입자를 얻는데 충분하고, 이는 휴대용 물품의 RF 방출을 방지하는데 정확한 크기이다.