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1. (WO2019066926) SPACER-PATTERNED INVERTERS BASED ON THIN-FILM TRANSISTORS
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№ de pub.: WO/2019/066926 № do pedido internacional: PCT/US2017/054413
Data de publicação: 04.04.2019 Data de depósito internacional: 29.09.2017
CIP:
H01L 29/786 (2006.01)
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
29
Dispositivos semicondutores adaptados para retificação, amplificação, oscilação ou comutação ou capacitores ou resistores com pelo menos uma barreira de potencial ou barreira de superfície; Capacitores ou resistores com pelo menos uma barreira de potencial ou barreira de superfície, p. ex., camada de depleção da junção PN ou camada de concentração de portadores; Detalhes de corpos de semicondutores ou de eletrodos dos mesmos
66
Tipos de dispositivo semicondutor
68
controláveis unicamente pela corrente elétrica fornecida ou pelo potencial elétrico aplicado a um eletrodo que não conduz a corrente a ser retificada, amplificada ou comutada
76
Dispositivos unipolares
772
Transistores de efeito de campo
78
com o efeito de campo produzido por uma porta isolada
786
Transistores de filme fino
Requerentes:
SHARMA, Abhishek A. [IN/US]; US
LE, Van H. [US/US]; US
DEWEY, Gilbert [US/US]; US
RACHMADY, Willy [ID/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventores:
SHARMA, Abhishek A.; US
LE, Van H.; US
DEWEY, Gilbert; US
RACHMADY, Willy; US
Mandatário:
WANG, Yuke; US
PUGH, Joseph A.; US
COFIELD, Michael A.; US
BLANK, Eric S.; US
ROJO, Estiven; US
BRASK, Justin K.; US
AUYEUNG, Al; US
BERNADICOU, Michael A.; US
BLAIR, Steven R.; US
DANSKIN, Timothy A.; US
HALEVA, Aaron S.; US
MAKI, Nathan R.; US
MARLINK, Jeffrey S.; US
MOORE, Michael S.; US
PARKER, Wesley E.; US
RASKIN, Vladimir; US
STRAUSS, Ryan N.; US
YATES, Steven D.; US
SULLIVAN, Stephen G.; US
Dados da prioridade:
Título (EN) SPACER-PATTERNED INVERTERS BASED ON THIN-FILM TRANSISTORS
(FR) ONDULEURS À MOTIFS D'ÉLÉMENTS D'ESPACEMENT BASÉS SUR DES TRANSISTORS EN COUCHES MINCES
Resumo:
(EN) A semiconductor device may include a first gate electrode and a second gate electrode. A first channel area and a second channel area may be above the first gate electrode, where the first channel area may include a first type channel material, and the second channel area may include a second type channel material. A third channel area and a fourth channel area may be above the second gate electrode, where the third channel area may include the first type channel material, and the fourth channel area may include the second type channel material. The third channel area may be separated from the first channel area by a spacer. An inverter may include the first gate electrode, the first channel area, and the second channel area, while another inverter may include the second gate electrode, the third channel area, and the fourth channel area. Other embodiments may be described/claimed.
(FR) L’invention concerne un dispositif semi-conducteur pouvant comprendre une première électrode grille et une seconde électrode grille. Une première zone de canal et une seconde zone de canal peuvent être au-dessus de la première électrode grille, la première zone de canal pouvant comprendre un matériau de canal de premier type, et la seconde zone de canal pouvant comprendre un matériau de canal de second type. Une troisième zone de canal et une quatrième zone de canal peuvent être au-dessus de la deuxième électrode grille, la troisième zone de canal pouvant comprendre le matériau de canal de premier type, et la quatrième zone de canal pouvant comprendre le matériau de canal de second type. La troisième zone de canal peut être séparée de la première zone de canal par un élément d'espacement. Un onduleur peut comprendre la première électrode grille, la première zone de canal et la seconde zone de canal, tandis qu'un autre onduleur peut comprendre la deuxième électrode grille, la troisième zone de canal et la quatrième zone de canal. L'invention concerne également d'autres modes de réalisation.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organização Regional Africana da Propriedade Intelectual (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Instituto Eurasiático de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Instituto Europeu de Patentes (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organização Africana da Propriedade Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Língua de publicação: inglês (EN)
Língua de depósito: inglês (EN)