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1. (WO2019049980) RECONFIGURATION CIRCUIT
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№ de pub.: WO/2019/049980 № do pedido internacional: PCT/JP2018/033178
Data de publicação: 14.03.2019 Data de depósito internacional: 07.09.2018
CIP:
H03K 19/177 (2006.01) ,G06F 11/16 (2006.01) ,G11C 29/00 (2006.01) ,H01L 21/8239 (2006.01) ,H01L 27/105 (2006.01) ,H01L 45/00 (2006.01) ,H01L 49/00 (2006.01)
H ELECTRICIDADE
03
CIRCUITOS ELETRÔNICOS BÁSICOS
K
TÉCNICAS DIGITAIS
19
Circuitos lógicos, i.e., tendo pelo menos duas entradas atuando sobre uma saída; Circuitos de inversão
02
usando componentes específicos
173
usando circuitos elementares lógicos como componentes
177
dispostos em forma de matriz
G FÍSICA
06
CÔMPUTO; CÁLCULO; CONTAGEM
F
PROCESSAMENTO ELÉTRICO DE DADOS DIGITAIS
11
Detecção de erros; Correção de erros; Monitoração
07
Respondendo à ocorrência de uma falha, p. ex., tolerância à falhas
16
Detecção ou retificação de erros em dados mediante redundância no hardware
G FÍSICA
11
ARMAZENAMENTO DE INFORMAÇÕES
C
MEMÓRIAS ESTÁTICAS
29
Teste do funcionamento correto das memórias; Teste das memórias durante a operação offline ou de standby
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
21
Processos ou aparelhos especialmente adaptados para a manufatura ou tratamento dos dispositivos semicondutores ou de dispositivos de estado sólido ou de partes dos mesmos
70
Fabricação ou tratamento de dispositivos consistindo em vários componentes de estado sólido ou circuitos integrados formados em ou sobre um substrato comum ou de partes específicas dos mesmos; Fabricação de dispositivos de circuitos integrados ou de partes específicas dos mesmos
77
Manufatura ou tratamento de dispositivos constituídos de uma pluralidade de componentes de estado sólido ou circuitos integrados formados dentro ou sobre um substrato comum
78
com divisão subsequente do substrato em dispositivos individuais múltiplos
82
para produzir dispositivos, p. ex.,circuitos integrados, cada um consistindo de uma pluralidade de componentes
822
sendo o substrato um semicondutor usando tecnologia de silício
8232
Tecnologia de efeito de campo
8234
Tecnologia MIS
8239
Estruturas de memória
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
27
Dispositivos consistindo de uma pluralidade de semicondutores ou outros componentes de estado sólido, formados em ou sobre um substrato comum
02
incluindo componentes semicondutores adaptados à retificação, oscilação, amplificação, comutação e tendo pelo menos uma barreira de potencial ou de uma barreira de superfície; incluindo elementos de circuito passivo integrado com pelo menos uma barreira de potencial ou de uma barreira de superfície
04
sendo o substrato um corpo semicondutor
10
incluindo vários componentes individuais em uma configuração repetitiva
105
compreendendo componentes de efeito de campo
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
45
Dispositivos de estado sólido adaptados à retificação, amplificação, oscilação ou comutação sem uma barreira de potencial ou uma barreira de superfície, p. ex., triodos dielétricos; Dispositivos de efeito Ovshinsky; Processos ou aparelhos especialmente adaptados para a fabricação ou tratamento dos mesmos ou de suas partes
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
49
Dispositivos de estado sólido não incluídos nos grupos H01L27/-H01L47/106; Processos ou aparelhos especialmente adaptados para a fabricação ou tratamento do mesmo ou de suas partes integrantes
Requerentes:
日本電気株式会社 NEC CORPORATION [JP/JP]; 東京都港区芝五丁目7番1号 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP
Inventores:
辻 幸秀 TSUJI Yukihide; JP
阪本 利司 SAKAMOTO Toshitsugu; JP
宮村 信 MIYAMURA Makoto; JP
根橋 竜介 NEBASHI Ryusuke; JP
多田 あゆ香 TADA Ayuka; JP
白 旭 BAI Xu; JP
Mandatário:
下坂 直樹 SHIMOSAKA Naoki; JP
Dados da prioridade:
2017-17418211.09.2017JP
Título (EN) RECONFIGURATION CIRCUIT
(FR) CIRCUIT DE RECONFIGURATION
(JA) 再構成回路
Resumo:
(EN) In order to achieve both high-density implementation of applications in the form a reconfiguration circuit without a redundancy bit and the capability to continuously run applications with redundancy, the present invention is a reconfiguration circuit provided with: a first lookup table composed of a crossbar memory formed in a crossbar switching circuit having a plurality of switch cells including a complementary element and a multiplexer for selecting and outputting at least one of a plurality of signals input from the crossbar memory; a second lookup table composed of a crossbar memory and a multiplexer; and a switch that is connected to an output node of the first lookup table and to an output node of the second lookup table and that switches the output node of the first lookup table and the output node of the second lookup table to an electrically conductive state or a non-conductive state.
(FR) La présente invention a pour objet d'atteindre une mise en œuvre à haute densité d'applications sous la forme d'un circuit de reconfiguration sans bit de redondance ainsi que la capacité d'exécuter en continu des applications avec redondance. Plus particulièrement, l'invention concerne un circuit de reconfiguration comprenant : une première table de consultation composée d'une mémoire à barres croisées formée dans un circuit de commutation à barres croisées ayant une pluralité de cellules de commutation comprenant un élément complémentaire et un multiplexeur pour sélectionner et délivrer en sortie au moins l'un d'une pluralité de signaux entrés à partir de la mémoire à barres croisées ; une seconde table de consultation composée d'une mémoire à barres croisées et d'un multiplexeur ; et un commutateur qui est connecté à un nœud de sortie de la première table de consultation et à un nœud de sortie de la seconde table de consultation et qui commute le nœud de sortie de la première table de consultation et le nœud de sortie de la seconde table de consultation vers un état conducteur ou un état non conducteur.
(JA) 冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装することと、冗長性を持たせて継続的なアプリケーション動作を可能とすることを両立するために、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択して出力するマルチプレクサとによって構成される第1のルックアップテーブルと、クロスバーメモリとマルチプレクサとによって構成される第2のルックアップテーブルと、第1のルックアップテーブルの出力ノードと、第2のルックアップテーブルの出力ノードとに接続され、第1のルックアップテーブルの出力ノードと第2のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える再構成回路とする。
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organização Regional Africana da Propriedade Intelectual (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Instituto Eurasiático de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Instituto Europeu de Patentes (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organização Africana da Propriedade Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Língua de publicação: japonês (JA)
Língua de depósito: japonês (JA)