Pesquisa nas coleções internacionais e nacionais de patentes
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1. (WO2017001650) EMBEDDED TEST CIRCUIT FOR PHYSICALLY UNCLONABLE FUNCTION
Dados bibliográficos mais recentes no arquivo da Secretaria Internacional

№ de pub.: WO/2017/001650 № do pedido internacional: PCT/EP2016/065479
Data de publicação: 05.01.2017 Data de depósito internacional: 01.07.2016
CIP:
H04L 9/32 (2006.01) ,H04L 9/08 (2006.01) ,G09C 1/00 (2006.01)
H ELECTRICIDADE
04
TÉCNICA DE COMUNICAÇÃO ELÉTRICA
L
TRANSMISSÃO DE INFORMAÇÃO DIGITAL, p. ex., COMUNICAÇÃO TELEGRÁFICA
9
Disposições para comunicação secreta ou segura
32
compreendendo meios para verificar a identidade ou a autorização de um usuário do sistema
H ELECTRICIDADE
04
TÉCNICA DE COMUNICAÇÃO ELÉTRICA
L
TRANSMISSÃO DE INFORMAÇÃO DIGITAL, p. ex., COMUNICAÇÃO TELEGRÁFICA
9
Disposições para comunicação secreta ou segura
06
o aparelho de cifragem usando registros de deslocamento ou memórias para a codificação por blocos, p. ex., sistemas D.E.S
08
Distribuição por chaves
G FÍSICA
09
EDUCAÇÂO; CRIPTOGRAFIA; APRESENTAÇÃO VISUAL; ANÚNCIOS; LOGOTIPOS
C
APARELHOS PARA CIFRAR OU DECIFRAR CRIPTOGRAFIAS OU PARA OUTRAS FINALIDADES QUE EXIJAM SEGREDO
1
Aparelhos ou métodos pelos quais uma determinada sequência de sinais, p. ex., um texto inteligível, é transformado em uma sequência ininteligível dos sinais pela transposição dos sinais ou grupos de sinais ou por sua substituição por outros de acordo com um siste
Requerentes:
SECURE-IC SAS [FR/FR]; 15, rue Claude Chappe ZAC des Champs Blancs 35510 Cesson-Sévigné, FR
Inventores:
DAFALI, Rachid; FR
DANGER, Jean-Luc; FR
GUILLEY, Sylvain; FR
LOZAC'H, Florent; FR
Mandatário:
HNICH-GASRI, Naïma; FR
Dados da prioridade:
15306063.701.07.2015EP
Título (EN) EMBEDDED TEST CIRCUIT FOR PHYSICALLY UNCLONABLE FUNCTION
(FR) CIRCUIT D'ESSAI INCORPORÉ POUR UNE FONCTION PHYSIQUEMENT NON CLONABLE
Resumo:
(EN) There is disclosed a silicon integrated circuit comprising a Physically Unclonable Function and an online or embedded test circuit, said online test circuit comprising one or more circuit parts being physically adjacent to said PUF and said one or more circuits embodying one or more tests which can be performed to determine one or more quality properties of said PUF or otherwise characterize it. Different tests with specific associated method steps are described.
(FR) L’invention concerne un circuit intégré au silicium comprenant une fonction physiquement non clonable (PUF) et un circuit d'essai en ligne ou incorporé, ledit circuit d'essai en ligne comprenant une ou plusieurs partie(s) de circuit qui est/sont physiquement adjacente(s) à ladite PUF et ledit ou lesdits circuit(s) incorporant un ou plusieurs essai(s) qui peut/peuvent être réalisé(s) pour déterminer une ou plusieurs propriété(s) de qualité de ladite PUF ou autrement la caractériser. Différents essais ayant des étapes de procédé associé spécifiques sont décrits.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organização Regional Africana da Propriedade Intelectual (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Instituto Eurasiático de Patentes (EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Instituto Europeu de Patentes (IEP) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organização Africana da Propriedade Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Língua de publicação: Inglês (EN)
Língua de depósito: Inglês (EN)
Também publicado como:
KR1020180050276US20180183613CN108028757