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1. (WO2004040824) A MULTI-RATE, MULTI-PORT, GIGABIT SERDES TRANSCEIVER
Dados bibliográficos mais recentes no arquivo da Secretaria Internacional

№ de pub.: WO/2004/040824 № do pedido internacional: PCT/US2003/034234
Data de publicação: 13.05.2004 Data de depósito internacional: 29.10.2003
CIP:
G06F 3/00 (2006.01)
G FÍSICA
06
CÔMPUTO; CÁLCULO; CONTAGEM
F
PROCESSAMENTO ELÉTRICO DE DADOS DIGITAIS
3
Disposições de entrada para transferir dados a serem processados para uma forma capaz de ser manipulada pelo computador; disposições de saída para transferir dados da unidade de processamento para a unidade de saída, p. ex., disposição de interface
Requerentes:
BROADCOM CORPORATION [US/US]; 16215 Alton Parkway Irvine, CA 92618-3616, US
Inventores:
BAUMER, Howard, A.; US
Mandatário:
SOKOHL, Robert, E. ; Sterne, Kessler, Goldstein & Fox P.L.L.C. 1100 New York Avenue, N.W. Washington, DC 20005-3934, US
Dados da prioridade:
60/421,78029.10.2002US
Título (EN) A MULTI-RATE, MULTI-PORT, GIGABIT SERDES TRANSCEIVER
(FR) EMETTEUR-RECEPTEUR SERDES GIGABIT A VITESSES MULTIPLES ET PORTS MULTIPLES
Resumo:
(EN) A multi-port Serdes transceiver (400) includes multiple parallel ports (102) and serial ports (104) and includes the flexibility to connect any one of the parallel ports to another parallel port or to a serial port, or both. Furthermore, the multi-port transceiver chip (400) can connect any one of serial ports (104) to another serial port or to one of the parallel ports (102). The substrate layout of the multi-port Serdes transceiver chip (400) is configured so that the parallel ports (102) and the serial ports (104) are on the outer perimeter of the substrate. A logic core is at the center of the substrate, where the logic core operates the serial and parallel data ports, and the bus that connects the data ports. The bus (106) can be described as a 'ring' structure (or donut 'structure') around the logic core, and is configured between the logic core and the data ports. The ring structure of the bus provides efficient communication between the logic core and the various data ports.
(FR) La présente invention concerne un émetteur-récepteur Serdes à ports multiples comprenant de multiples ports parallèles et ports séries, et ayant une flexibilité qui lui permet de connecter l'un quelconque des ports parallèles à un autre port parallèle ou à un port série, ou les deux. De plus, la puce de l'émetteur-récepteur à ports multiples peut connecter l'un quelconque des ports série à un autre port série ou à l'un des ports parallèles. La topologie de substrat de la puce de l'émetteur-récepteur Serdes à ports multiples est conçue de sorte que les ports parallèles et les ports série se trouvent sur la périphérie extérieure du substrat. Un coeur logique se trouve au centre du substrat, le coeur logique faisant fonctionner les ports de données parallèles et série, et le bus qui connecte les ports de données. Le bus peut être décrit en tant que structure 'annulaire' (ou structure 'donut' / en forme de beignet) autour du coeur logique, et est disposé entre le coeur logique et les ports de données. La structure annulaire du bus permet une communication efficace entre le coeur logique et les différents ports de données.
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Estados designados: Instituto Europeu de Patentes (IEP) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Língua de publicação: Inglês (EN)
Língua de depósito: Inglês (EN)
Também publicado como:
EP1558987EP2592529