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1. (WO1998027583) ELECTRONIC DEVICES AND THEIR MANUFACTURE
Dados bibliográficos mais recentes no arquivo da Secretaria Internacional

№ de pub.: WO/1998/027583 № do pedido internacional: PCT/IB1997/001529
Data de publicação: 25.06.1998 Data de depósito internacional: 04.12.1997
CIP:
G02F 1/1368 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/45 (2006.01) ,H01L 29/49 (2006.01)
G FÍSICA
02
ÓPTICA
F
DISPOSITIVOS OU DISPOSIÇÕES, NOS QUAIS O FUNCIONAMENTO ÓPTICO É MODIFICADO PELA VARIAÇÃO DAS PROPRIEDADES ÓPTICAS DO MEIO QUE CONSTITUI ESTES DISPOSITIVOS OU DISPOSIÇÕES PARA O CONTROLE DA INTENSIDADE, DA COR, DA FASE, DA POLARIZAÇÃO OU DA DIREÇÃO DA LUZ, p. ex.,COMUTAÇÃO, ABERTURA DE PORTA, MODULAÇÃO OU DEMODULAÇÃO; TÉCNICAS OU PROCEDIMENTOS NECESSÁRIOS PARA O FUNCIONAMENTO DESTES; MUDANÇA DE FREQUÊNCIA; ÓPTICA NÃO LINEAR; ELEMENTOS ÓPTICOS LÓGICOS; CONVERSORES ÓPTICOS ANALÓGICOS/DIGITAIS
1
Dispositivos ou disposições para o controle da intensidade da cor, da fase, da polarização ou da direção da luz proveniente de uma fonte de luz independente, p. ex.,comutação, abertura de porta ou modulação; Óptica não linear
01
para controle da intensidade, da fase, da polarização ou da cor
13
baseado em cristais líquidos, p. ex., células individuais de apresentação a cristais líquidos
133
Disposições construtivas; Funcionamento de células de cristal líquido; Disposições de circuitos
136
Células de cristal líquido estruturalmente associadas a uma camada ou substrato semicondutores, p. ex., células que fazem parte de um circuito integrado
1362
Células de endereçamento de matriz ativa
1368
na qual o elemento comutador é um dispositivo de três eletrodos
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
21
Processos ou aparelhos especialmente adaptados para a manufatura ou tratamento dos dispositivos semicondutores ou de dispositivos de estado sólido ou de partes dos mesmos
02
Fabricação ou tratamento de dispositivos semicondutores ou de partes dos mesmos
04
tendo o dispositivo, pelo menos, uma barreira de potencial ou uma barreira de superfície, p. ex., junção PN, camada de depleção, camada de concentração de portadores de carga
18
tendo os dispositivos corpos semicondutores constituídos de elementos do quarto grupo do Sistema periódico ou compostos AIIIBV com ou sem impurezas, p. ex., materiais de dopagem
334
Processos de várias etapas para a fabricação de dispositivos do tipo unipolar
335
Transistores de efeito de campo
336
com uma porta isolada
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
29
Dispositivos semicondutores adaptados para retificação, amplificação, oscilação ou comutação ou capacitores ou resistores com pelo menos uma barreira de potencial ou barreira de superfície; Capacitores ou resistores com pelo menos uma barreira de potencial ou barreira de superfície, p. ex., camada de depleção da junção PN ou camada de concentração de portadores; Detalhes de corpos de semicondutores ou de eletrodos dos mesmos
40
Eletrodos
43
caracterizados pelos materiais dos quais são formados
45
Eletrodos ôhmicos
H ELECTRICIDADE
01
ELEMENTOS ELÉTRICOS BÁSICOS
L
DISPOSITIVOS SEMICONDUTORES; DISPOSITIVOS ELÉTRICOS DE ESTADO SÓLIDO NÃO INCLUÍDOS EM OUTRO LOCAL
29
Dispositivos semicondutores adaptados para retificação, amplificação, oscilação ou comutação ou capacitores ou resistores com pelo menos uma barreira de potencial ou barreira de superfície; Capacitores ou resistores com pelo menos uma barreira de potencial ou barreira de superfície, p. ex., camada de depleção da junção PN ou camada de concentração de portadores; Detalhes de corpos de semicondutores ou de eletrodos dos mesmos
40
Eletrodos
43
caracterizados pelos materiais dos quais são formados
49
Eletrodos semicondutores isoladores de metal
Requerentes:
KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL - 5621 BA Eindhoven, NL
PHILIPS NORDEN AB [SE/SE]; Kottbygatan 7 Kista S-164 85 Stockholm, SE (SE)
Inventores:
FRENCH, Ian, Douglas; NL
POWELL, Martin, John; NL
Mandatário:
STEVENS, Brian, T.; Internationaal Octrooibureau B.V. P.O. Box 220 NL-5600 AE Eindhoven, NL
Dados da prioridade:
9626344.719.12.1996GB
Título (EN) ELECTRONIC DEVICES AND THEIR MANUFACTURE
(FR) DISPOSITIFS ELECTRONIQUES ET LEUR FABRICATION
Resumo:
(EN) In the manufacture of a flat panel display or other large-area electronics device, a self-aligned thin-film transistor (TFT) is formed with source and drain silicide parts (31, 32) adjacent an insulated gate structure (25, 21, 22) on a silicon film (20) which provides a transistor body (20a) comprising a channel area (20b) of the transistor. The transistor has its source and drain electrode pattern (11, 12) extending under the silicon film (20). The insulated gate structure (25, 21, 22) is formed as a conductive gate (25) on an insulating film (21, 22) which is patterned together with the conductive gate (25). A silicide-forming metal (30) is deposited over the insulated gate structure (25, 21, 22) and over exposed, adjacent areas (20c and 20d) of the silicon film, and the metal is reacted to form the silicide (31, 32) with these adjacent areas of the silicon film. The unreacted metal is removed from the insulated gate structure (25, 21, 22) by means of a selective etchant to leave the source and drain silicide parts (31 and 32) self-aligned with the conductive gate (25). An electrical connection (n+; 31, 32) is formed across the thickness of the silicon film (20) between the source and drain electrode pattern (11, 12) and the respective source and drain silicide parts (31 and 32).
(FR) La présente invention concerne la fabrication d'un écran plat ou d'autres dispositif électroniques de grande surface, permettant de réaliser un transistor à couche mince (TFT) auto-aligné dont les éléments siliciure source et drain (31, 32) sont adjacents d'une structure de grille (21, 22, 25) sur une couche de silicium (20) venant constituer le corps d'un transistor (20a) dans laquelle se trouve une zone canal (20b) du transistor. Les motifs d'électrodes source et drain (11, 12) du transistor passent sous la couche de silicium (20). La structure de grille isolée (21, 22, 25) vient constituer une grille conductrice (25) sur une couche isolante (21, 22) dont la forme est réalisée en même temps que la grille conductrice (25). Le procédé consiste à déposer, sur la structure de grille isolée (21, 22, 25) ainsi que sur les zones adjacentes découvertes (20c, 20d) de la couche de silicium, un métal de formation de siliciure (30) mis à réagir de façon à former le siliciure (31, 32) avec les zones adjacentes considérées de la couche de silicium. Le procédé consiste ensuite à enlever de la structure de grille isolée (21, 22, 25) le métal n'ayant pas réagi, en utilisant pour cet enlèvement un agent de gravure sélective permettant de conserver les éléments siliciure source et drain (31, 32) en auto-alignement avec la grille conductrice (25). Une connexion électrique (n+; 31, 32) vient se former dans l'épaisseur de la couche de silicium (20) entre le motif d'électrode source et drain (11, 12) et les éléments siliciure source et drain correspondants (31, 32).
Estados designados: JP, KR
Instituto Europeu de Patentes (IEP) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Língua de publicação: Inglês (EN)
Língua de depósito: Inglês (EN)
Também publicado como:
EP0904601JP2000507050KR1019990087078