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1. CN102299154 - Semiconductor structure and manufacturing method thereof

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半导体结构及其制作方法


技术领域
本发明涉及半导体领域,更具体地,涉及一种能够有效提供沟道区应 力的半导体结构及其制造方法。
背景技术
随着半导体技术的不断发展,对CMOSFET(互补型金属氧化物半导体 场效应晶体管)器件的特征尺寸及性能的要求越来越高,将应变沟道 (Strained Channel)运用于MOSFET中可提高器件性能。例如可以通过在 源/漏之间的沟道上施加应力来改善载流子的迁移率,从而改善集成电路的 性能。具体地,对于nMOSFET,沟道中的载流子是电子,沟道两端的拉应 力能够增加电子的迁移率;对于pMOSFET,沟道中的载流子是空穴,沟道 两端的压应力能够增加空穴的迁移率。
但是随着集成电路密度的增加及间距的减小,应变沟道也很难提供足 够大的应力以满足器件的性能需求。
有鉴于此,需要提供一种新颖的半导体结构及其制作方法,以进一步 增强沟道应力。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法,以克服上述现 有技术中的问题,特别是进一步增强MOSFET的沟道应力。
根据本发明的一方面,提供了一种半导体结构,包括:半导体衬底; 沟道区,形成于半导体衬底上;栅堆叠,形成于沟道区上;侧墙,形成于 栅堆叠的外侧;源/漏区,形成于沟道区的两侧;栅堆叠包括:栅介质层, 形成于沟道区上;导电层,形成在栅介质层上;其中,对于nMOSFET, 导电层具有压应力,以给沟道区提供拉应力;对于pMOSFET,导电层具 有拉应力,以给沟道区提供压应力。
优选地,栅介质层覆盖沟道区的上表面以及侧墙的内壁形成;则导电 层形成于栅介质层上。
优选地,本发明实施例的半导体结构中,导电层可以包括功函数金属 层和应力层,功函数金属层覆盖栅介质层的上表面和侧墙的内壁形成,应 力层具有拉应力或压应力并形成于功函数金属层上。
可选地,栅介质层覆盖沟道区的上表面以及侧墙的内壁形成,功函数 金属层可以形成于栅介质层上,应力层形成于功函数金属层上。
优选地,导电层包括TiAl化合物。
可选地,在半导体结构上覆盖有应力层,对于nMPSFET覆盖拉应力层, 对于pMOSFET覆盖压应力层。优选在栅堆叠上方的应力层中形成有开口, 以增强nMOSFET的沟道区上的拉应力以及pMOSFET的沟道区上的压应 力。
根据本发明的另一发明,提供了一种半导体结构,包括:半导体衬底, 以及形成于半导体衬底上的nMOSFET区和pMOSFET区,nMOSFET区和 pMOSFET区上分别形成有nMOSFET结构和pMOSFET结构;nMOSFET结 构包括:第一沟道区,形成于nMOSFET区上;以及第一栅堆叠,形成于第 一沟道区上方;其中第一栅堆叠中包括第一栅介质层,形成于第一沟道区 上方;具有压应力的第一导电层,形成在第一栅介质层上,以给第一沟道 区提供拉应力;pMOSFET结构包括:第二沟道区,形成于pMOSFET区上; 以及第二栅堆叠,形成于第二沟道区上方;其中第二栅堆叠中包括第二栅 介质层,形成于第二沟道区上方;具有拉应力的第二导电层,形成在第二 栅介质层上,以给第二沟道区提供压应力。
优选地,在第一栅介质层和第一导电层之间形成有功函数金属层。
优选地,nMOSFET结构上覆盖有拉应力材料以给第一沟道区提供拉 应力;pMOSFET结构上覆盖有压应力材料以给第二沟道区提供压应力。
优选地,对nMOSFET上方的拉应力层或pMOSFET上方的压应力层, 在第一栅堆叠和第二栅堆叠上方形成有开口,以增强第一沟道区的拉应力 和第二沟道区的压应力。
优选地,压应力层与压应力层之间的接触界面,与第一栅堆叠之间的 距离大于接触界面与第二栅堆叠之间的距离,以进一步增大沟道区中的应 力。
根据本发明的再一方面,提供了一种半导体结构的制造方法,包括: 提供半导体衬底;在半导体衬底上形成牺牲栅,以及牺牲栅外侧的侧墙; 在侧墙的两侧形成源/漏区,从而在牺牲栅下方形成沟道区;去除牺牲栅以 在侧墙之内形成开口;在开口内形成栅堆叠,栅堆叠中包括导电层;其中, 对于nMOSFET,导电层具有压应力,以给沟道区提供拉应力;对于 pMOSFET,导电层具有拉应力,以给沟道区提供压应力。
优选地,在开口内形成栅堆叠包括:在开口内形成栅介质层;以及在 栅介质层上形成导电层。可选地,可以覆盖开口的底部和侧壁形成栅介质 层。
优选地,形成导电层的步骤可以包括:可以覆盖开口的底部和侧壁形 成功函数金属层,在功函数金属层上形成应力层。
优选地,对于nMOSFET,形成应力层包括:溅射TiAl以形成拉应力层; 对于pMOSFET,形成导电层包括:间隔形成Ti薄膜层和Al薄膜层,并进行 退火以形成由TiAl形成的压应力层。
可选地,在形成导电层之后,本发明实施例的方法进一步包括:在半 导体结构上形成应力层;对于nMOSFET,形成拉应力层;对于pMOSFET, 形成压应力层。
优选地,在形成拉应力层或压应力层后,本发明实施例的方法进一步 包括:在栅堆叠上方的拉应力层或压应层上形成开口,以进一步增强沟道 区中的拉应力或压应力。
根据本发明实施例的半导体结构及其制造方法,通过在栅极导电层中 形成应力,对于nMOSFET形成压应力从而能够给nMOSFET的沟道两侧 提供拉应力,对于pMOSFET形成拉应力从而能够给pMOSFET的沟道两 侧提供压应力。本发明的实施例进一步地还在nMOSFET结构和pMOSFET 结构上形成应力层,并在栅堆叠的顶部应力层上形成开口,从而能够很大 程度上增大沟道区中的应力。
附图说明
通过以下参照附图对本发明实施例的描述,本发明的上述以及其他目 的、特征和优点将更为清楚,在附图中:
图1~23示出了根据本发明实施例制造半导体结构的流程中各步骤的 剖面图。
具体实施方式
以下,通过附图中示出的具体实施例来描述本发明。但是应该理解, 这些描述只是示例性的,而并非要限制本发明的范围。此外,在以下说明 中,省略了对公知结构和技术的描述,以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按 比例绘制的,其中为了清楚的目的,放大了某些细节,并且可能省略了某 些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位 置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差, 并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相 对位置的区域/层。
图1~23详细示出了根据本发明实施例制作半导体结构流程中各步骤 的剖面图。以下,将参照这些附图来对根据本发明实施例的各个步骤以及 由此得到的半导体结构予以详细说明。
本发明的实施例列举了由nMOSFET和pMOSFET组合形成的半导体 结构,但对于本发明来说,可以只形成nMOSFET结构或者只形成 pMOSFET结构,这些都属于本发明的保护范围。
首先,如图1所示,提供半导体衬底1000,并在半导体衬底上形成 nMOSFET区101和pMOSFET区102,以及隔离区1001。优选地,还可 以在nMOSFET区101和pMOSFET区102上分别形成氧化层1002,例如 通过热氧化或淀积形成SiO 2
接着如图2所示,在氧化层1002上形成牺牲栅1003。牺牲栅1003的 形成可以通过在整个半导体结构上淀积一层多晶硅,在多晶硅上涂覆一层 光刻胶,然后根据要形成牺牲栅的形状对光刻胶进行图案化,根据图案化 后的光刻胶刻蚀多晶硅以形成图2所示的牺牲栅结构。
然后,根据常规的源/漏区和侧墙的形成方法,在牺牲栅1003的外侧 形成侧墙1004,在侧墙的两侧形成源/漏区1005。具体可以包括如下步骤: 对牺牲栅1003两侧的区域进行轻掺杂以形成源/漏延伸区,或者还可以采 用Halo(晕环)注入的方式形成Halo区,这些步骤为可选步骤;接着在 牺牲栅1003的两侧形成侧墙1004,例如可以在整个半导体结构上淀积一 层Si 3 N 4 或其他的绝缘物质,然后对该Si 3 N 4 进行RIE(反应离子刻蚀),则 形成如图3所示的侧墙1004;最后,进行重掺杂以形成图3中所示的源/ 漏区1005,这时可以在1000-1100℃下进行尖峰退火或采用激光退火以激 活源/漏区的杂质。源/漏区的形成,从而也使得源/漏区之间形成沟道区103 和104。
去除位于侧墙1004之外的氧化层1002。
如图4所示,可选地,在源/漏区1005以及牺牲栅1003上形成金属硅 化物1006。具体地,可以在整个半导体结构上淀积一层Ni、Co、Ti、或 NiPt等金属材料,然后经过退火形成金属硅化物。本发明实施例采用淀积 NiPt 3-12nm,接着300-500℃下进行快速退火以形成SiPtNi,并采用湿法 刻蚀去除没有反应的NiPt。
接着如图5所示,在整个半导体结构上淀积氮化物层1007,例如Si 3 N 4 或其他氮化物。如图6所示,在氮化物层1007上淀积一层氧化物层1008。 对氧化物层1008和氮化物层1007进行CMP(化学机械抛光)处理,以露 出牺牲栅1003的顶部,形成如图6所示的结构。
接着如图7所示,在左侧的nMOSFET区101上覆盖一层氧化物层 1009,例如可以是SiO 2 ,厚度约为5-20nm。可以采用现在整个半导体结构 上覆盖一层氧化物,然后进行图案化形成图7所示的氧化物1009。然后将 pMOSFET区102上的牺牲栅1003去除以形成开口,例如可以采用干法或 湿法刻蚀。
接着如图8所示,覆盖开口的底部和侧壁依次形成栅介质层1010、功 函数金属层1011和导电层1012。在不形成氧化物层1002的情况下,功函 数金属层和栅介质层也可以直接形成在沟道区104上方。栅介质层1010 优选采用高k栅介质材料,例如HfO 2 、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、Al 2 O 3 、La 2 O 3 、ZrO 2 、LaAlO等,厚度为1-5nm。功函数金属层 1011为p型,其功函数与Si的价带之间的差值小于0.2eV,可以包括MoNx、 TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni 3 Si、Pt、Ru、Ir、Mo、 HfRu、RuOx中的任一种或多种的组合。导电层1012的形成具体为:间隔 形成Ti薄膜层和Al薄膜层,例如先淀积一层Ti薄膜层,再淀积一Al薄 膜层,接着继续淀积Ti薄膜层和Al薄膜层,如此持续,直至将栅极中由 p型功函数金属层1011形成的间隙填满,接着在300-500℃下进行退火以 形成具有拉应力的TiAl薄膜。接着回刻TiAl 1012和p型的功函数金属层 1011,形成图8所示的结构。去除氧化物层1009。
同样地,对于左侧的nMOSFET区101上的栅堆叠,可以采用与 pMOSFET区上的栅堆叠形成的方法形成。首先在pMOSFET区102上覆盖氧 化物1013,然后刻蚀掉nMOSFET区上的牺牲栅1003以形成开口,接着覆盖 开口的底部和侧壁依次形成栅介质层1010、n型功函数金属层1011和导电层 1012。其中,n型功函数金属层1011的功函数与Si的导带之间的差值小于 0.2eV,可以包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、 MoSiN、RuTax、NiTax中的任一种或多种的组合。形成导电层1012的方法 具体为:在n型功函数金属层1011上溅射TiAl化合物以填充n型功函数金属 层1011形成的间隙并形成具有拉应力的TiAl薄膜。然后对TiAl和n型功函数 金属层进行回刻,以形成如图9所示的结构。去除氧化物层1013。
接着如图10所示,可以采用RIE(反应离子刻蚀)方法去除氧化物层 1008。
如图11所示,在pMOSFET和nMOSFET的栅堆叠的顶部形成氧化物 帽层1014。具体地,先在整个半导体结构上淀积一层氧化物层,并在 pMOSFET和nMOSFET的栅堆叠的顶部形成图案化的光刻胶,以该图案 化的光刻胶为掩膜,将其他的氧化物刻蚀,并去除光刻胶,从而形成图11 所示的结构。
然后选择性刻蚀氮化物层1007和侧墙1004,对氧化物1014和金属硅 化物1006则不进行刻蚀,形成如图12所示的结构。对于nMOSFET,在 将氮化物层1007和侧墙1004移除时产生的反作用力以及栅堆叠内TiAl 中的压应力释放的共同作用下,在沟道103两端产生了很大的拉应力。对 于pMOSFET,在将氮化物层1007和侧墙1004移除产生的反作用力以及 栅堆叠内TiAl中的拉应力释放的共同作用下,在沟道104两端产生了很大 的压应力。
至此形成了根据本发明的一个实施例得到的半导体结构,如图12所 示,包括:半导体衬底1000;沟道区103和104,形成于半导体衬底上1000; 栅堆叠,形成于所述沟道区103、104上;侧墙1004,形成于栅堆叠的外 侧;源/漏区1005,形成于沟道区103和沟道区104的两侧。
栅堆叠优选包括:栅介质层1010,形成于沟道区103和沟道区104上 方;功函数金属层1011,形成于栅介质层101上;导电层1012,形成在栅 介质层1010上。优选地,栅介质层覆盖沟道区103或沟道区104的上表面, 以及侧墙104的内壁形成;功函数金属层1011形成于栅介质层1010上。
其中,对于nMOSFET,功函数金属层1011为n型,功函数与Si的导带 之间的差值小于0.2eV,可以包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、 HfSiN、MoSiN、RuTax、NiTax中的任一种或多种的组合,导电层1012具 有压应力,以给沟道区103提供拉应力;对于pMOSFET,其功函数与Si的 价带之间的差值小于0.2eV,可以包括MoNx、TiSiN、TiCN、TaAlC、TiAlN、 TaN、PtSix、Ni 3 Si、Pt、Ru、Ir、Mo、HfRu、RuOx中的任一种或多种的 组合,导电层1012具有拉应力,以给沟道区104提供压应力。
在栅堆叠与沟道区之间,可能还有另一氧化物层1002,例如SiO 2
以下的步骤将进一步增强nMOSFET沟道中的拉应力以及pMOPFET 沟道中的压应力。
如图13所示,在整个半导体结构上淀积一层氧化物层1015,例如SiO 2 , 厚度约为3-5nm。在氧化物层1015上淀积具有拉应力的氮化物层1016, 例如Si 3 N 4 ,厚度约为30-100nm,可以通过淀积工艺中的参数设置来控制 应力的形成。
接着如图14所示,在氮化物层1016上淀积氧化层1017,作为刻蚀阻 挡层。接着在nMOSFET区101的氧化物层1017上覆盖一层光刻胶1018。
如图15所示,RIE处理氧化层1017,接着RIE处理氮化物层1016, 其中RIE氮化物层1016时选择性刻蚀氮化物,而不刻蚀氧化物1015。从 而在nMOSFET区101上形成了拉应力层,能够进一步增强沟道区101两 侧的拉应力。
如图16所示,在整个半导体结构上淀积一层具有压应力的氮化物层 1019,并在pMOSFET区102上覆盖一层光刻胶1020。光刻胶1020的覆 盖范围优选一部分延伸覆盖到nMOSFET区101上的拉应力氮化物层1016 的上方,以保证最后形成的拉应力层和压应力层之间的接触界面能够产生 相互作用力。
以光刻胶1020为掩膜,将压应力氮化物层1019进行选择性刻蚀,刻 蚀停止于氧化物层1017,形成如图17所示的结构。
至此,形成了根据本发明的另一实施例得到的半导体的结构。如图17 所示,在nMOSFET区101上覆盖有拉应力层1016,拉应力层1016上通 常还有氧化物层1017;在pMOSFET区102上覆盖有压应力层1019。压应 力层1019优选一部分延伸覆盖到拉应力层的上方,以保证拉应力层和压应 力层之间产生更大的相互作用力。
对于形成本发明的实施例,还可以采用不同的方法。例如,在形成栅 堆叠以及源漏区结构以后,首先在整个半导体结构上淀积一层压应力氮化 物层,然后淀积一层刻蚀阻挡层,例如氧化物层,然后利用光刻胶构图掩 膜,将nMOSFET结构上的压应力材料层和刻蚀阻挡层进行刻蚀,接着在 整个半导体结构上淀积一层拉应力氮化物层,然后再一次利用光刻胶构图 掩膜,刻蚀掉pMOSFET结构上的拉应力层,刻蚀停止于刻蚀阻挡层。这 样就行了如图18所示的半导体结构。并且在刻蚀拉应力层1016时,光刻 胶覆盖的范围应超过刻蚀留下的压应力层的界面,以保证最终形成的半导 体结构中,拉应力层1016有一部分能够覆盖到压应力层上,从而保证拉应 力层和压应力层之间能够产生相互作用力。
对于本发明的实施例,如图19所示,还可以选择在形成拉应力层1016 和压应力材料层1019时,使得它们的接触界面位于第二沟道区104与 nMOSFET区101之间,这样能够使得接触界面上相互作用力进一步增强, 使得pMOSFET区上受到更大的压应力,而nMOSFET区上受到更大的拉 应力,从而更进一步改进第一沟道区103两端的拉应力和第二沟道区104 两端的压应力。
接着,从图17所示的半导体结构开始,继续本发明实施例的进一步 工艺。如图20所示,在整个半导体结构上覆盖光刻胶1021,其中nMOSFET 的栅堆叠上方以及pMOSFET的栅堆叠上方没有光刻胶。
如图21所示,以光刻胶1021为掩膜,选择性刻蚀氮化物,因此 nMOSFET上的刻蚀阻挡层1017、拉应力层1016以及pMOSFET上的压应 力层1019都被刻蚀形成开口1022,刻蚀停止于氧化物层1015。
将光刻胶去除。经过进一步刻蚀,对于nMOSFET,由于将栅堆叠顶部 的具有拉应力的氮化物帽移除产生了反作用力,从而进一步增强了位于第 一沟道区两侧的拉应力;对于pMOSFET,由于将栅堆叠顶部的具有压应力 的氮化物帽移除产生了反作用力,从而进一步增强了位于第二沟道区两侧 的压应力。因而半导体器件的沟道应力得到改善,从而载流子的迁移率被 进一步加强,器件的性能也得到改善。
如图22所示,在整个半导体结构上进一步淀积一层氮化物1023。如 图23所示,在整个半导体结构上进一步形成层间介质层,并形成源漏区的 接触孔1024。
至此就得到了根据本发明的再一实施例的半导体结构,如图23所示, 该半导体结构具有的特征包括:对于nMOSFET,在栅堆叠内的导电层具 有压应力,源漏区上具有拉应力层,在栅堆叠的上方形成有开口;对于 pMOSFET,在栅堆叠内的导电层具有拉应力,源漏区上具有压应力层,在 栅堆叠的上方形成有开口。
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细 的说明。但是本领域技术人员应当理解,可以通过现有技术中的各种手段, 来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是,这些实施例仅 仅是为了说明的目的,而并非为了限制本发明的范围。本发明的范围由所 附权利要求及其等价物限定。不脱离本发明的范围,本领域技术人员可以 做出多种替换和修改,这些替换和修改都应落在本发明的范围之内。