Algum conteúdo deste aplicativo está indisponível no momento.
Se esta situação persistir, por favor entre em contato conoscoFale conosco & Contato
1. (CN101796720) Input circuitry for transistor power amplifier and method for designing such circuitry
Nota: O texto foi obtido por processos automáticos de reconhecimento ótico de caracteres.
Para fins jurídicos, favor utilizar a versão PDF.
晶体管功率放大器的输入电路和设计这种电路的方法


技术领域
本发明总体上涉及晶体管放大器,并且更具体地说,涉及这种晶体管功率放大器的输入电路。
背景技术和发明内容
如本领域已知的,经常期望在广泛的输入功率电平上线性且高效地操作放大器。为了设计这种功率放大器,设计了固定输入阻抗网络,其在高输入功率电平的性能与低输入功率电平的性能之间进行权衡。
如本领域还已知的,氮化镓(GaN)晶体管是工作在高电压(通常,20到50V)以及高电流密度(高达1.5A/mm)的高带隙半导体器件。这些器件已经表明,对于大外围器件(在2mm以上)而言,在从2到20GHz频率范围内产生6W/mm的功率。在高达40GHz的更高频率处,这些晶体管已经表明产生高达4W/mm的输出功率。
如图4所示,一种类型的GaN包括伽玛栅极(Gamma gate)(即,具有延伸到栅漏区的外伸(有时可以被称为场板)的栅极)。外伸的目的是减小在该区域中的场,以使得可以在高电压处操作晶体管来使用GaN的宽带隙的性质。这是通常用于S、C、X和Ku带处的所有我们的MMIC设计应用中的晶体管类型。晶体管(例如,GaN)被用来设计在军用雷达、通信和商用基站应用中使用的高功率放大器。功率放大器通常被设计为以指定功率电平在指定频带上工作。在带内的给定频率处,通过其传输特性(即,输出功率与输入功率(驱动)的比)来度量放大器响应。随着输入驱动的增加,输出功率初始是输入功率的线性函数,但是最终到达饱和或压缩。
众所周知,小信号意味着晶体管(FET)的线性操作,而大信号意味着晶体管的非线性操作。根据定义,线性操作意味着系统或放大器的最小扰动。对于具有小于20dB的增益、产生1W饱和输出功率的放大器,几毫瓦的输入驱动功率的应用将被认为是线性操作。由以下线性等式来给出放大器的响应:Pout=(SS增益)×Pin,其中,SS增益是放大器的小信号增益并且在等式中是常量。随着Pin增加,该关系保持到超过其则用LS增益(大信号增益)替代SS增益的输入驱动电平,所述LS增益不再是常量。在特定驱动电平处,LS增益比SS增益低1dB,并且是在Pout vs Pin传输曲线中被称为1dB压缩点的区域。如图5所示,超过1dB压缩点,正常放大器将遵从以下增益响应:Pin增加1dB,增益下降1dB(1dB/1dB)。通过表现出1dB/2dB或1dB/3dB等斜率来从大信号区域中的该增益响应偏移的放大器可以被描述为具有软压缩。
在存在电压和电流的空间和时间相关性的微波频率处,习惯上使用功率而不是电压。电压与功率的平方根成比例。放大器的每个功率电平对应于电压和电流。在小信号状态,电压和电流是正弦曲线。在大信号状态,正弦曲线的输入可能导致具有失真电压和电流形状的输出。所以按照功率来讨论会变得更容易。在小信号区域,可以由电压和电流的简单乘法来获得功率。在大信号区域,功率是复电压与电流在一个周期上的积分。
在图5中示出了晶体管或功率放大器的典型传输特性,其说明了在较低输入功率电平处的线性区和在较高输入功率电平处的硬饱和区。在图5上还绘出说明了理想晶体管的传输特性的实线。两个曲线具有标记为Pin(dBm(分贝毫瓦))(输入驱动电平)的公共X轴。顶部曲线是对于Pin的Pout或功率输出。底部曲线是对于Pin的用dB表示的增益。
观察具有场板的基于GaN的晶体管和工作在高电压的功率放大器,以展示同样在图5中用虚线描绘的“软压缩”特性。晶体管的1dB压缩发生在Pin=9dBm处,而“理想的”晶体管饱和发生在Pin=13dBm或更高处。因为软压缩,非理想FET将需要较高的输入驱动电平来获得器件的功率饱和,并且用这种FET设计的放大器还将需要比正常更高的驱动。此外,2级GaN放大器将需要在级之间保守地选择FET比率,由此使得效率降低。
用于设计晶体管的输入阻抗的方法通常如下:第一,输出调谐器负载与50欧姆匹配。接下来,小信号源拉动被用于为最佳输出功率确定最佳源匹配。(源或负载拉动是指改变晶体管在史密斯图周围的输入或输出匹配直到达到最优的性能为止的技术。)可选地,还可以从在器件的正常工作范围内预定频率(这里,例如频率为3GHz)处的器件的S参数中获得源匹配在史密斯图上的位置。该源匹配还被称为器件的输入的小信号共轭匹配。接下来,以该固定的源匹配,在器件上从低驱动电平到高驱动电平执行负载拉动。驱动电平应当足够高以将输出驱动进入压缩至少3dB。接下来,从低驱动电平到高驱动电平来生成功率和效率轮廓线,并且注意功率和效率负载目标的位置。接下来,在功率和效率负载目标处获得Pout vs Pin的传输曲线。系统还记录Gt和Gp(转换器增益和功率增益)、来自器件输入(S11)的反射功率,或在有关参数的数个其它测量之间的回波损耗。如在图5所示,传输曲线Pout对Pin清楚地展示了软压缩特性。注意,输入驱动电平需要使器件饱和。
因此,当GaN器件的输入使用传统的小信号共轭匹配来进行匹配或者在低驱动处被匹配时,器件展示出“软”压缩特性,而不是期望的1dB/1dB硬压缩拐点,如Pout vs Pin传输特性所显示。
申请者已经发现,使用固定输入阻抗网络(即,具有在低输入功率电平和高输入功率电平处相同的分量的输入阻抗),高输入功率电平处的放大器效率存在显著退化。当这种输入阻抗网络被耦合到具有场板并且具有GaN晶体管功率放大器的晶体管的栅电极时,申请者已经确定该显著的退化。更具体地说,关于GaN晶体管,已经发现这种晶体管展示出软压缩(即,在晶体管的线性放大区与晶体管的非线性放大区之间逐渐过渡)。
更具体地说,申请者已经发现,可以在器件的具有相对大的输入信号驱动电平而不是具有相对低的信号输入驱动电平的输入处使用匹配过程,来显著地减少或消除在GaN器件中的软压缩。更具体地说,一旦大信号条件或高驱动下重匹配器件,并然后扫描在功率或效率功率负载处的传输曲线,则显著地去除或消除传输特性中的软压缩特征。
根据本发明,提供一种电路,其具有:输入匹配网络;晶体管,其耦合到所述阻抗网络的输出;并且其中,当向所述输入匹配网络馈送具有相对低的功率电平的输入信号时,所述输入匹配网络具有第一输入阻抗,并且其中,当向所述输入匹配网络馈送具有相对高的功率电平的输入信号时,所述输入匹配网络具有不同于所述第一输入阻抗的输入阻抗。
在一个实施例中,所述晶体管具有场板。
在一个实施例中,所述晶体管是氮化镓晶体管。
根据本发明的另一个特征,提供一种电路,其具有:晶体管,其具有输入电极;输入匹配网络,其具有由输入信号馈送的输入并且具有连接到所述晶体管的输入电极的输出;功率电平感测电路,其由所述输入信号来馈送;并且其中,所述输入匹配网络响应于所述功率电平感测电路进行以下操作:当所述功率电平感测电路感测到所述输入信号具有相对低的功率电平时,用第一输入阻抗来配置所述输入匹配网络;以及当所述功率电平感测电路感测到所述输入信号具有相对高的功率电平时,用不同于所述第一输入阻抗的输入阻抗来配置所述输入匹配网络。
在一个实施例中,当所述功率电平感测电路感测到所述输入信号具有相对高的功率电平时,所述输入匹配网络具有串联地耦合在所述输入信号与所述晶体管的输入电极之间的第一电感,并且其中,当所述功率电平感测电路感测到所述输入信号具有相对低的功率电平时,所述输入匹配网络具有串联地耦合在所述输入信号与所述晶体管的输入电极之间的第二电感。
在一个实施例中,所述输入匹配网络包括:一对电子部件和至少一个开关。所述开关响应于所述功率电平感测电路进行操作,来在所述相对高或相对低的功率电平中的一个处,将所述一对电子部件中的一个从所述输入匹配网络电气地去耦合,并且进行操作来在所述相对高或相对低的功率电平中的另一个处,将所述一对电子部件中的所述一个电气地耦合到所述输入匹配网络。
因此,本发明包括输入信号功率电平依赖元件(即,可配置输入匹配网络)。首先,将最优小信号输入匹配网络配置附接到GaN晶体管。这在低驱动功率(即,低信号功率电平)处提供了良好的稳定性、回波损耗和从RF输入到放大晶体管的功率传输,但是在高驱动功率(即,高信号功率电平)下具有差的性能。然后,重配置的输入匹配网络用于仅在高输入信号功率电平的情况下将相位角旋转(即,匹配)到对于实现没有软压缩的峰值性能来说最优的相位角。例如,在2.5mm外围晶体管的S带处,该输入匹配网络将仅需在史密斯图上将原始的相位角旋转10度。通过RF路径中由功率感测二极管开启的开关将所重配置的输入匹配网络从第一匹配网络断开。在更高驱动功率的情况下,功率感测二极管和关联的电路将断开RF开关(耗尽型开关工作),将第二匹配网络连接到第一匹配网络,使得旋转到最优大信号匹配点。在一设置的驱动处将基于放大级FET外围来选择二极管的大小和偏置以“导通”。以这种安排,输入匹配网络具有一种配置,用于在低输入信号驱动功率电平处提供阻抗匹配,并且具有一种不同的配置,用于在高输入信号驱动功率电平处提供阻抗匹配。
因此,本发明包括“智能的”、可调谐的或可配置的输入匹配网络,来解决复杂的、现在刚理解的GaN软压缩问题。本发明提供了低和高驱动稳定性以及性能问题的最优解决方案。
根据本发明,提供了一种用于针对GaN晶体管器件设计输入网络的方法。所述方法包括:通过具有相对大的输入信号功率电平的输入网络来驱动所述器件;以所述器件在预定输出功率电平处的输出来改变所述输入网络的参数;当所述输入网络的参数被改变时,测量所述器件的传输函数性能参数;以及根据所测量的传输函数性能参数来选择所述输入网络的参数。
在附图和以下的描述中阐述了本发明的一个或多个实施例的细节。根据描述和附图以及根据权利要求,本发明的其它特征、目的和优点将是显而易见的。
附图说明
图1是根据本发明的砷化镓功率放大器的示意图;
图2A是共源配置的晶体管的输入阻抗的等价电路,其中,当这种放大器被馈送具有相对低的功率电平的输入信号时,所述晶体管形成图1的放大器的输出级;
图2B是共源配置的晶体管的输入阻抗的等价电路,其中,当这种放大器被馈送具有相对高的功率电平的输入信号时,所述晶体管形成图1的放大器的输出级;
图3A是耦合到共源配置的晶体管的输入的输入匹配网络的等价电路,其中,当这种放大器被馈送具有相对低的功率电平的输入信号时,所述晶体管形成图1的放大器的输出级;
图3B是耦合到共源配置的晶体管的输入的输入匹配网络的等价电路,其中,当这种放大器被馈送具有相对高的功率电平的输入信号时,所述晶体管形成图1的放大器的输出级;
图4是具有伽玛栅极(场板)的GaN晶体管器件的横截面图,在晶体管的包围区域中放大示出了这种伽玛栅极;
图5是图1的GaN FET与“理想的”晶体管器件相比的输出功率(Pout)对输入功率(Pin)传输特性的曲线;
图6是用于测试器件并且生成本文要描述的结果的负载拉动平台测试装置10;
图7是具有共轭小信号源匹配(虚线)和大信号源匹配(实线)的2.5mmGaN FET器件的Pout对Pin特性的曲线,该FET在最大功率的负载中终止;
图8是具有共轭小信号源匹配(虚线)和大信号源匹配(实线)的2.5mmGaN FET器件的Pout对Pin特性的曲线,该FET在最大功率的负载中终止,该器件在最大效率的负载中终止;
图9示出了用于测试下的设备的小信号和大信号源匹配在史密斯图上的位置;
图10是图1的GaN晶体管器件的小信号模型;以及
图11是叠加有测试下的设备的大信号动态负载线的Cgs对Vds和Vgs的图。
各个图中相似的参考符号指示相似的元件。
具体实施方式
现在参照图1,示出了功率放大器电路10,其包括:输入匹配网络12,其具有用于耦合到RF输入信号的输入端13;输出级15,其具有晶体管14,这里是具有场板的砷化镓(GaN)场效应管(FET),耦合到输入匹配网络12的输出16。如下文将更详细描述的,输入匹配网络12可被配置为输入信号的功率电平的函数。更具体地说,当将具有相对低功率电平的输入信号馈送给这种输入匹配网络12时,输入匹配网络12被配置为具有第一输入阻抗,并且当这种输入匹配网络12具有相对高功率电平的输入信号时,输入匹配网络12被配置为具有不同于第一输入阻抗的输入阻抗。
更具体地说,放大器电路10包括连接到输入13的功率电平感测电路18,并因此被馈送有输入信号。如下文将更详细描述的,当这种功率电平感测电路18感测到输入信号具有相对高的功率电平时,输入匹配网络12具有串联地耦合在输入信号与晶体管14的输入电极16之间的第一电感L1,并且当这种功率电平感测电路18感测到输入信号具有相对低的功率电平时,输入匹配网络12具有串联地耦合在输入信号与晶体管14的输入电极之间的第二电感L2,因此电感L1和L2并联。
在图2A中示出了晶体管14在相对低的输入信号功率电平处的输入阻抗,而在图2B中示出了晶体管14在相对高的输入信号功率电平处的输入阻抗。因此,在这里的该示例中,在相对低的输入信号功率电平处,晶体管14的输入阻抗是5.9欧姆电阻串联16.8pF(皮法)电容(这里,晶体管14具有2.5mm外围并且针对3GHz指定串联电阻-电容(RC)值),而工作在相同频率但是在相对高的输入信号功率电平处的相同晶体管14具有6.41欧姆电阻串联4.33pF电容的输入阻抗。因此,输入阻抗电容在输入信号的高和低功率电平之间改变大约300%。如下文将更详细描述的,在相对低的输入信号功率电平处,输入匹配网络12被配置为如图3A所示,而对于相对高的输入信号功率电平,该输入匹配网络被配置为如图3B所示。注意,如图3A所示,当针对低输入信号功率电平条件来配置输入匹配网络12时,由电感L1和L2的并联组合来提供的0.422nH(纳亨)电感与晶体管的输入阻抗串联,而如图3B所示,当针对高输入信号功率电平条件来配置输入匹配网络时,由电感L1提供的0.897nH电感与晶体管的输入阻抗串联。
图3A中所示或图3B所示的输入匹配网络12的重配置是通过使用功率电平感测电路18,其感测输入信号的功率并且在线19上为开关20、22(这里例如,耗尽型FET Q2和Q3)产生控制信号。
在该示意图中,GaN FET(即,晶体管14)的栅极阻抗(其对于低输入信号功率电平来说被表示为图2A中所示的串联RC,而对于高输入信号功率电平来说被表示为图2B中所示的串联RC)是通过可重配置的输入匹配网络12来转换为看起来类似于(即,被阻抗匹配为)特性系统阻抗;在该情况下为50欧姆(即,放大器10的输入阻抗)。
更具体地说,耦合网络CN(这里例如作为电容C8示出)将输入信号的一部分传递到功率电平感测电路18。应当理解,可以用多种可能的配置(电阻、电容、耦合线等)来实现耦合网络CN。取决于耦合系数,该耦合网络CN具有独立于检测器偏置网络BN而调整状态改变的阈值的能力,所述检测器偏置网络BN在这里例如为,连接在电压源(V+)与接点21之间的电阻R6,所述接点21在耦合网络CN(这里是电容C8)与功率电平感测电路18的二极管D1之间。可以用多种可能的配置(电阻、电感、电阻分压器等)实现的偏置网络BN也具有独立地调整状态改变的阈值的能力,尤其是通过DC偏置电压的引入,但是,功率电平感测电路18在无源情况下(没有偏置)将非常良好地工作。功率电平感测电路18还包括电容C1。电容C1通过二极管D1在负的RF半周期充电,并且传递低的波纹,随着有关呈现给D1的信号电平的输出电平,逐渐地向负载电阻R5增加负电压。跨R5的电势通过分离的偏置电阻R1和R2在线19上同时向耗尽型FET(d-FET)Q2和Q3的栅极(即,开关20、22)提供开关信号。可以包括偏置电阻R3和R4来确保正确的Q2和Q3晶体管开关。这导致以下行为:(1)低RF输入信号功率电平产生低于晶体管Q2和Q3夹断电压的绝对值的跨电阻R5的电势;d-FET漏极和源极被有效地短路,并且电感L1和L2并联组合以得到减小的值,来最优地匹配晶体管14的输入阻抗,并由此配置图3A所示的输入匹配网络;而(2)RF输入信号功率的高电平产生高于晶体管Q2和Q3的夹断电压的绝对值的跨电阻R5的电势,d-FET漏极和源极被有效地断开,并且电感L2从输入匹配网络电去耦合,以使得仅电感L1被串联到晶体管14的输入,来提供期望的相位角旋转并通过输入匹配网络12的固定值分量的余项(这里例如,在13处,50欧姆RF输入)最优地匹配晶体管14的输入。状态改变的阈值由输入信号RF功率电平、耦合网络CN的耦合系数和位置、偏置网络配置BN和可选的偏置、二极管D1输出电压灵敏度和电阻R5的值来进行控制。应当理解,电感L1和L2可以很容易地替换为电容,这是因为可以使用各种电抗和电阻部件配置来实现多个输入匹配网络。在该示意图中,可重配置的元件可以与RF信号流(13到16)串联,但是也可以被配置为与RF信号流并联,这仍取决于输入匹配网络配置选择——关键在于对于耗尽型(即,d-FET)开关晶体管(例如,Q2和Q3),电感、电容或电阻是否在低电平处被组合而在高电平处被分离。对于所示的并联可重配置的元件,针对低到高电平RF驱动,理论的电感和电阻在数值上的增加或理论的电容在数值上的减少在放大器10的输入处改变。
输入匹配网络12还包括非可配置部分24,其具有如所示排列的电感L5和一对电容C6和C7。
输入匹配网络12的输出16是通过电容C2耦合到晶体管14的栅极的RF交流电(AC)。由电压Vg和Vd提供对晶体管栅极和漏极的偏置,这种偏置是分别通过电感L3和L4耦合到栅极和漏极的直流电(DC),此外,如所示出那样分别通过电容C3和C4耦合到地的AC防止电源处的不需要的RF信号。
因此,放大器10是具有由功率电平感测电路18控制的可重配置输入匹配网络12的1级放大器。增益级包括:DC阻断电容C2和C5(限制Vg和Vd偏置移动)、DC偏置注入扼流圈L3和L4以及RF旁路电容C3和C4。可重配置输入匹配网络12包括部分匹配网络,其包括固定值输入匹配元件L5、C6和C7。开关晶体管Q2和Q3、栅极隔离电阻R1和R2、偏置下拉电阻R3和R4形成实际开关功能。功率电平感测电路18包括RF耦合元件(CN)、DC偏置网络(BN)、包含整流二极管D1的检测器电路、RF旁路电容C1和负载电阻R5。这产生有关触发Q2和Q3开关的RF输入幅度的可调整输出信号。开关触发阈值通过改变CN耦合因子、BN偏置电平以及使用电阻R1/R2和R5的电阻分压器网络来进行调整。
现在参照图6,示出了用于生成本文要描述的结果的负载拉动平台装置10。装置10是由Maury制造的商用单元。本发明的发现是对具有场板的GaN FET在3GHz频率处进行负载拉动测量的过程期间发生的。如图6所示,该装置包括测试下的设备(DUT)12,在该情况下,测试下的设备(DUT)12是2.64mm(12×220um)GaN FET器件。在器件12的每个侧上是用14和16表示的源和负载调谐器。装置10还包括:RF源18、反射功率感测器20、定向耦合器22、栅极偏置T 24、源调谐器26、输入电缆和探针28、漏极偏置T 32、输出路径34、功率表36、调谐器控制器38和用于栅极和漏极34的偏置系统。源调谐器14允许源的设置匹配器件12的输入,而负载调谐器16可以被设置来扫描各种输出负载匹配条件。系统软件计算并绘出功率和效率两者的输出负载轮廓线。相似地,对于固定的输出负载,系统允许确定最优的源匹配。
实验室过程使用装置10来执行上述导致软压缩的器件负载拉动的标准方式(或旧方式),而对于要描述的新过程,其减少或去除软压缩。这里将器件的Q点设置为28V和100ma/mm(毫安/毫米)。
用于设计器件12的输入阻抗的过程如下:如之前一样,负载被匹配为50欧姆,并且在器件12上执行小信号源拉动以确定最佳功率的最佳源匹配。可选地,还可以从在3GHz处的器件的S参数获得源匹配在史密斯图上的位置,3GHz是针对该实验所选的频率。该源匹配也被称为器件12的输入的小信号共轭匹配。接下来,以该固定的源匹配,从低驱动电平到高驱动电平来执行器件12的负载拉动。驱动电平应当足够高以将输出驱动进入压缩至少3dB。但是,与旧过程不同的是,现在器件12的输出在其最优功率目标处,并且源拉动是以大信号输入驱动电平在器件12上被执行,并且在功率和效率负载目标处获得Pout对Pin传输曲线。系统还记录Gt和Gp(转换器增益和功率增益)、来自器件输入(S11)的反射功率,或在有关参数的数个其它测量之间的回波损耗。发现新的源匹配(大信号源匹配)位置在史密斯图上从小信号共轭匹配点顺时针旋转了大约10到15度。可以按照相同步骤在效率负载条件下获得大信号源匹配的位置。已发现这些大信号源匹配点的位置在史密斯图上彼此紧密靠近,从而可以将它们认为是一个位置并且是相同的位置。接下来,该源匹配被固定,并且针对功率和效率负载目标执行功率扫描(传输曲线)。该扫描指示,对于两种负载条件,都相当大地减少了软压缩。针对原始小信号源匹配与新的大信号源匹配之间的周期性间隔的点来获得传输曲线。该相同的技术已经被应用到X带处的GaN晶体管,并且已经发现源输入匹配同样大约顺时针旋转10度是正确的。
因此,提供了一种用于设计GaN晶体管器件的输入网络的方法。该方法包括:用相对大的输入信号功率电平通过输入网络E来驱动器件;以器件处于预定输出功率电平处的输出来改变输入网络E的参数。也就是说,E是输入调谐器,其允许将整个史密斯图上的各种匹配呈现给器件。同样地,H是输出调谐器并且也可以被改变;测量器件的传输函数性能参数作为被改变的输入网络参数;以及,从测量的传输函数性能参数来选择输入网络参数。
测量的分析
已经观察到具有场板的GaN FET展示出软增益压缩特性,软压缩的程度根据向器件呈现的输出负载阻抗而改变。例如,已经观察到,与功率负载阻抗匹配的器件具有非常软的压缩特性,而与效率负载匹配的器件展示出有相当大提高的压缩特性。对于功率和效率负载的情况,这在图7和8中从Pout对Pin测量的负载拉动数据来说明。注意,图7和8给出了GaN FET的针对两种不同的输出负载匹配条件(功率和效率)的测量的负载拉动数据。两张图都绘出了对于Pin的Pout、增益和效率。每个图中的虚线对应于导致软压缩的小信号源匹配条件。实曲线说明了在大信号状态下设置了输入源匹配时,软压缩如何被减少。两张图中的图7(其中,FET输出匹配于功率负载)更清楚地说明了软压缩的问题。在FET于其输出处匹配于效率负载的图8中,这种情况较不严重。
虚曲线的源匹配是对器件的输入的标准小信号共轭匹配。测量下的器件是具有以24V、100ma/mm偏置的场/伽玛栅极的2.5mm GaN FET,并且CW测量是在3GHz处执行。2.5mm GaN FET的Pout对Pin特性具有共轭小信号源匹配(虚线)和大信号源匹配(实线)。器件在最大功率的负载中终止。
非常明显,特别是根据图7,在小信号源匹配的情况下,器件展示出相当大程度的软压缩。当器件的输入在大信号驱动条件下被重新匹配时,压缩特性如实线所示更“正常”。软压缩的测量是增益随着输入驱动而下降的速率。如果我们进一步分析图7中的数据,我们发现对于标准源匹配情况(虚线),器件在Pin=15dBm处命中1dB压缩点。从Pin=15dBm到25dBm,增益以0.3dB/dB的速率下降并且之后以0.9dB/dB的速率下降。对于大信号源匹配条件(实线),器件在Pin=21dBm处达到1dB压缩,然后增益以0.9dB/dB的速率下降,这非常接近通常接受的增益下降测量值1dB/dB,并且是通常用GaAs pHEMT所观察到的值。从该数据中还注意到,对于大信号匹配情况,PAE峰值发生在器件是4.4dB压缩、15.6dB的增益的情况下,而在小信号输入匹配的情况下,在PAE峰值处的器件的增益是12.9dB并且器件是7.1dB压缩。这种不同意味着以这种方式,2级功率放大器(PA)在每级的输入处被匹配,FET在放大器中被设置大小,并因此影响到功率放大器的效率。
在图9中的史密斯图中说明了小信号源匹配和大信号源匹配阻抗的位置。源阻抗从小信号源匹配位置经历至少10度的顺时针旋转,而在大信号条件下,可以旋转15度以获得最佳源匹配。对于给定的大信号Pin,随着将源匹配从小信号旋转到大信号的情况,软压缩的程度如之前在图7中说明的从“不好”变为正常。也就是说,馈送晶体管的输入网络通过以下方式来设计:将栅极的复共轭在阻抗史密斯图上绘制成晶体管的源阻抗;然后,在阻抗史密斯图上将所绘的图顺时针旋转10-15度以获得输入网络的输入阻抗。
软压缩现象通常发生在高电压器件(>15V工作)中,并且特别是发生在具有场板的GaN器件中。一种理解该情况的方式是根据图10所示的GaNFET的小信号模型。通过三个固有参数Cgs-栅极源电容、Cgd-栅漏电容和gm-跨导将器件的输入匹配控制在一阶。Rs(源电阻)和Rg(栅极电阻)对输入阻抗也有贡献,但是这些被认为是寄生效应,并且不是偏置相关的。Cgs、Cgd和gm是强偏置相关的,即它们与Vds(漏-源电压)和Vgs(栅源电压)有关。例如,图11说明了Cgs如何随Vgs和Vds变化。当将大信号驱动的动态负载线(器件的AB类工作)叠加到Cgs平面时,非常明显的是,在Q点和小信号匹配条件处的Cgs值在高驱动处不再有效。事实上,我们可以得到等价的大信号Cgs值。将对Cgd和gm保持类似分析。可以由新的小信号输入驱动依赖模型来表示器件在大信号状态下的性能,其中可以将参数Cgs、gm和Cgd表示如下:
Cgs=A1+B1*Pin+C1*Pin2,gm=A2+B2*Pin+C2*Pin2以及Cgd=A3+B3*Pin+C3*Pin2
其中:A1是常量;
      B1是常量;
      C1是常量;
      A2是常量;
      B2是常量;
      A3是常量;
      B3是常量;以及
C3是常量。
已经描述了本发明的多个实施例。然而,将懂得可以在没有偏离本发明的精神和范围的情况下进行各种修改。例如,应当懂得,电感和电容的其它排列和不同无源元件可以用于阻抗匹配网络,以使得这种网络提供在低和高输入信号功率电平处的阻抗匹配。此外,虽然已经描述了共源配置,但是对于其它晶体管配置(例如,共栅或共漏),可以适当地修改阻抗匹配网络。此外,如果增强型晶体管用于开关20和22,那么可以用其它无源元件配置来适当地修改输入匹配网络,以提供在低和高输入信号功率电平处的阻抗匹配。因此,其它实施例在所附权利要求的范围内。