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1. (WO1986001036) PROGRAMMABLE WORD LENGTH AND SELF-TESTING MEMORY IN A GATE ARRAY WITH BIDIRECTIONAL SYMMETRY
Dados bibliográficos mais recentes no arquivo da Secretaria Internacional   

№ de pub.:    WO/1986/001036    № do pedido internacional:    PCT/US1984/001862
Data de publicação: 13.02.1986 Data de depósito internacional: 14.11.1984
CIP:
G06F 12/04 (2006.01), G11C 29/10 (2006.01), G11C 29/18 (2006.01), G11C 29/36 (2006.01), G11C 7/10 (2006.01), G11C 8/12 (2006.01), H01L 27/118 (2006.01), G06F 11/267 (2006.01)
Requerentes: HUGHES AIRCRAFT COMPANY [US/US]; 200 North Sepulveda Boulevard, El Segundo, CA 90245 (US)
Inventores: ANGLETON, Joseph, L.; (US).
GUTGSELL, Jeffery L.; (US)
Mandatário: BROWN, Charles, D. @; Hughes Aircraft Company, P.O. Box 1042, C2, M/S A126, El Segundo, CA 90245 (US)
Dados da prioridade:
632,099 18.07.1984 US
Título (EN) PROGRAMMABLE WORD LENGTH AND SELF-TESTING MEMORY IN A GATE ARRAY WITH BIDIRECTIONAL SYMMETRY
(FR) MEMOIRE A LONGUEUR DES MOTS PROGRAMMABLE ET A AUTO-CONTROLE DANS DES CIRCUITS PREDIFFUSES AVEC UNE SYMETRIE BIDIRECTIONNELLE
Resumo: front page image
(EN)The ease and versatility by which logic functions may be implemented in a semicustom CMOS gate array is substantially increased by disposing core cells (62, 67) within the gate array about a plane (18) of mirror symmetry. Such a gate array is devised with mirror symmetry in two orthogonal directions. A memory design of general utility and with particular utility in a gate array is devised so as to operate with a programmable word length. The word length of the memory is programmed by choosing an appropriate integrated circuit metal mask option to be utilized in the memory circuit design at a data bus input and output mapping. In the event that the memory is entirely included within a large scale integrated circuit, such as a gate array, a circuit design is further devised for providing a self-test of the operability of such a fully included memory without the necessity of providing input/output pins communicating with the memory (70) or other external test signals. The self-test is activated by applying a single external start signal at a corresponding single external circuit pin (line 206) with an indication of failure at any point during a complete memory test cycle being coupled to a second external failure pin (208). A self-test protocol is utilized wherein an internal counter (216) generates the addresses of each memory location and stores that address as data within the memory location and the inverse of the address as data. In each case, what was then written into the memory is compared to that which is later read from the memory to thereby validate operability of the memory.
(FR)Il est possible d'augmenter considérablement la facilité et la versatilité de l'implantation de fonctions logiques dans des circuits prédiffusés CMOS semi-personnalisés en disposant des cellules de noyau (62, 67) dans des circuits prédiffusés autour d'un plan (18) de symétrie spéculaire. Ces circuits prédiffusés sont conçus pour être symétriques dans deux sens orthogonaux. Une configuration de mémoire utile dans des applications générales et surtout dans des circuits prédiffusés, est conçue pour fonctionner avec une longueur des mots programmable. La longueur des mots est programmée en choissant une option appropriée de masque métallique de circuit intégré à utiliser dans la configuration du circuit de mémoire sur une entrée du bus de données et sur la topographie de sortie. Au cas où la mémoire est entièrement incluse dans un circuit intégré à grande échelle, tel qu'un circuit prédiffusé, une configuration supplémentaire de circuit est conçue pour fournir un auto-contrôle de l'opérabilité d'une telle mémoire entièrement incluse sans qu'il soit nécessaire de prévoir des broches d'entrée/sortie en communication avec la mémoire (70) au autres signaux extérieurs de contrôle. L'auto-contrôle est actionné en appliquant un seul signal extérieur de départ à une seule broche de circuit extérieur (ligne 206). Une indication de défaillance à n'importe quel point d'un cycle complet d'auto-contrôle de la mémoire est associée à une deuxième broche extérieure de défaillance (208). Dans le protocole d'auto-contrôle utilisé, un compteur interne (216) génère les adresses de chaque lieu d'implantation de la mémoire et enregistre cette adresse comme une donnée dans le lieu d'implantation de la mémoire, et l'inverse de l'adresse comme une donnée. Dans chaque cas, ce que l'on a inscrit dans la mémoire est comparé à ce que l'on lit par la suite dans la mémoire afin de valider l'opérabilité de la mémoire.
Estados designados: JP.
European Patent Office (AT, BE, CH, DE, FR, GB, LU, NL, SE).
Língua de publicação: English (EN)
Língua de depósito: English (EN)