이 애플리케이션의 일부 콘텐츠는 현재 사용할 수 없습니다.
이 상황이 계속되면 다음 주소로 문의하십시오피드백 및 연락
1. (WO2019067575) MEMORY CELL WITH OXIDE CAP AND SPACER LAYER FOR PROTECTING A FLOATING GATE FROM A SOURCE IMPLANT
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/067575 국제출원번호: PCT/US2018/052900
공개일: 04.04.2019 국제출원일: 26.09.2018
IPC:
H01L 21/28 (2006.01) ,H01L 29/423 (2006.01) ,H01L 29/788 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
28
21/20~ 21/268에 분류되지 않은 방법이나 장비를 이용한 반도체본체상의 전극 제조
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
40
전극(Electrodes)
41
그들의 형상, 상대적 크기 또는 배치에 특징이 있는 것
423
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
78
절연된 게이트에 의해 발생되는 전계효과를 갖는 것
788
부유(Floating) 게이트가 있는 것
출원인:
MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Blvd. Chandler, Arizona 85224-6199, US
발명자:
HYMAS, Mel; US
CHEN, Bomy; US
STOM, Greg; US
WALLS, James; US
대리인:
SLAYDEN, Bruce W., II; US
우선권 정보:
16/110,33023.08.2018US
62/564,17427.09.2017US
발명의 명칭: (EN) MEMORY CELL WITH OXIDE CAP AND SPACER LAYER FOR PROTECTING A FLOATING GATE FROM A SOURCE IMPLANT
(FR) CELLULE DE MÉMOIRE AVEC CAPUCHON D'OXYDE ET COUCHE D'ESPACEMENT POUR PROTÉGER UNE GRILLE FLOTTANTE D'UN IMPLANT SOURCE
요약서:
(EN) A method of forming a memory cell, e.g., flash memory cell, may include (a) depositing polysilicon over a substrate, (b) depositing a mask over the polysilicon, (c) etching an opening in the mask to expose a surface of the polysilicon, (d) growing a floating gate oxide at the exposed polysilicon surface, (e) depositing additional oxide above the floating gate oxide, such that the floating gate oxide and additional oxide collectively define an oxide cap, (f) removing mask material adjacent the oxide cap, (g) etching away portions of the polysilicon uncovered by the oxide cap, wherein a remaining portion of the polysilicon defines a floating gate, and (h) depositing a spacer layer over the oxide cap and floating gate. The spacer layer may includes a shielding region aligned over at least one upwardly-pointing tip region of the floating gate, which helps protect such tip region(s) from a subsequent source implant process.
(FR) L'invention concerne un procédé de formation d'une cellule de mémoire, par exemple une cellule de mémoire flash, qui peut consister à : (a) déposer du polysilicium sur un substrat, (b) déposer un masque sur le polysilicium, (c) graver une ouverture dans le masque pour exposer une surface du polysilicium, (d) faire croître un oxyde de grille flottante au niveau de la surface de polysilicium exposée, (e) déposer un oxyde supplémentaire au-dessus de l'oxyde de grille flottante, de telle sorte que l'oxyde de grille flottante et l'oxyde supplémentaire définissent collectivement une coiffe d'oxyde, (f) retirer un matériau de masque adjacent à la coiffe d'oxyde, (g) graver des parties du polysilicium découvert par la coiffe d'oxyde, une partie restante du polysilicium définissant une grille flottante, et (h) déposer une couche d'espacement sur la coiffe d'oxyde et la grille flottante. La couche d'espacement peut comprendre une région de blindage alignée sur au moins une région de pointe orientée vers le haut de la grille flottante, ce qui aide à protéger une telle région de pointe (s) d'un processus d'implant source ultérieur.
front page image
지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)