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1. (WO2019066960) STACKED DIE SEMICONDUCTOR PACKAGE SPACER DIE
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/066960 국제출원번호: PCT/US2017/054588
공개일: 04.04.2019 국제출원일: 29.09.2017
IPC:
H01L 25/065 (2006.01) ,H01L 25/07 (2006.01) ,H01L 23/12 (2006.01) ,H01L 23/00 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
25
복수의 개별 반도체 또는 다른 고체장치로 구성된 조립체
03
장치가 모두 그룹 H01L 27/00 ~ H01L 51/00의 동일 서브그룹에 분류되는 형식의 것, 예. 정류다이오드의 조립체
04
개별의 용기가 없는 것
065
장치가 그룹 H01L 27/00으로 분류되는 형식의 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
25
복수의 개별 반도체 또는 다른 고체장치로 구성된 조립체
03
장치가 모두 그룹 H01L 27/00 ~ H01L 51/00의 동일 서브그룹에 분류되는 형식의 것, 예. 정류다이오드의 조립체
04
개별의 용기가 없는 것
07
장치가 그룹 29/00으로 분류되는 형식의 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
12
마운트, 예. 분리할 수 없는 절연기판
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
출원인:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd Santa Clara, California 95054, US
발명자:
GOGINENI, Sireesha; US
KIM, Andrew; US
SHE, Yong; CN
BLUE, Karissa J.; US
대리인:
CZARNECKI, Michael S.; US
우선권 정보:
발명의 명칭: (EN) STACKED DIE SEMICONDUCTOR PACKAGE SPACER DIE
(FR) DÉ D'ESPACEMENT DE BOÎTIER DE SEMI-CONDUCTEURS À DÉS EMPILÉS
요약서:
(EN) Stacked die semiconductor packages may include a spacer die disposed between stacked dies in the semiconductor package and the semiconductor package substrate. The spacer die translates thermally induced stresses on the solder connections between the substrate and an underlying member, such as a printed circuit board, from electrical structures communicably or conductively coupling the semiconductor package substrate to the underlying structure to mechanical structures that physically couple the semiconductor package to the underlying structure. The footprint area of the spacer die is greater than the sum of the footprint areas of the individual stacked dies in the semiconductor package and less than or equal to the footprint area of the semiconductor package substrate. The spacer die may have nay physical configuration, thickness, shape, or geometry. The spacer die may have a coefficient of thermal expansion similar to that of the lowermost semiconductor die in the die stack.
(FR) L'invention concerne des boîtiers de semi-conducteurs à dés empilés pouvant comprendre un dé d'espacement disposé entre des dés empilés dans le boîtier de semi-conducteurs et le substrat de boîtier de semi-conducteurs. Le dé d'espacement transfère des contraintes induites thermiquement sur les connexions de soudure entre le substrat et un élément sous-jacent, tel qu'une carte de circuit imprimé, de structures électriques couplant de manière communicante ou conductrice le substrat de boîtier de semi-conducteurs à la structure sous-jacente à des structures mécaniques qui accouplent physiquement le boîtier de semi-conducteurs à la structure sous-jacente. La surface d'encombrement du dé d'espacement est supérieure à la somme des surfaces d'encombrement des dés empilés individuels dans le boîtier de semi-conducteurs et est inférieure ou égale à la surface d'encombrement du substrat de boîtier de semi-conducteurs. Le dé d'espacement peut présenter une configuration physique, une épaisseur, une forme ou une géométrie quelconques. Le dé d'espacement peut avoir un coefficient de dilatation thermique similaire à celui du dé semi-conducteur situé le plus bas dans l'empilement de dés.
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아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)