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1. (WO2019066945) INTEGRATING AND ACCESSING PASSIVE COMPONENTS IN WAFER-LEVEL PACKAGES
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/066945 국제출원번호: PCT/US2017/054533
공개일: 04.04.2019 국제출원일: 29.09.2017
IPC:
H01L 25/065 (2006.01) ,H01L 23/538 (2006.01) ,H01L 23/498 (2006.01) ,H01L 23/00 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
25
복수의 개별 반도체 또는 다른 고체장치로 구성된 조립체
03
장치가 모두 그룹 H01L 27/00 ~ H01L 51/00의 동일 서브그룹에 분류되는 형식의 것, 예. 정류다이오드의 조립체
04
개별의 용기가 없는 것
065
장치가 그룹 H01L 27/00으로 분류되는 형식의 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
52
동작중의 장치 하나의 구성부품으로부터 다른 구성부품으로 전류를 흐르게 하는 배열
538
절연기판상 또는 내에 형성되는 반도체칩들 간의 상호연결구조
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
48
동작중의 고체본체에서 또는 고체본체로 전류를 흐르게 하기 위한 배열, 예. 리이드 또는 단자배열
488
납땜(soldered)구조 또는 본딩(bonded)구조로 이루어진 것
498
절연기판상의 리드
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
출원인:
SIGNORINI, Gianni [IT/DE]; DE
SCIRIHA, Veronica [MT/DE]; DE
WAGNER, Thomas [DE/DE]; DE
INTEL IP CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
발명자:
SIGNORINI, Gianni; DE
SCIRIHA, Veronica; DE
WAGNER, Thomas; DE
대리인:
LINDEEN, Gordon R.; US
MALLIE, Michael J.; US
VINCENT, Lester J.; US
우선권 정보:
발명의 명칭: (EN) INTEGRATING AND ACCESSING PASSIVE COMPONENTS IN WAFER-LEVEL PACKAGES
(FR) INTÉGRATION ET ACCÈS À DES COMPOSANTS PASSIFS DANS DES BOÎTIERS DE NIVEAU TRANCHE
요약서:
(EN) In accordance with disclosed embodiments, there is a method of integrating and accessing passive components in three-dimensional fan-out wafer-level packages. One example is a microelectronic die package that includes a die, a package substrate attached to the die on one side of the die and configured to be connected to a system board, a plurality of passive devices over a second side of the die, and a plurality of passive device contacts over a respective passive die, the contacts being configured to be coupled to a second die mounted over the passive devices and over the second side of the die.
(FR) Conformément à des modes de réalisation décrits, l'invention concerne un procédé d'intégration et d'accès à des composants passifs dans des boîtiers de niveau tranche de sortance en trois dimensions. Un exemple est un boîtier de puce microélectronique qui comprend une puce, un substrat de boîtier fixé à la puce sur un côté de la puce et configuré pour être connecté à une carte système, une pluralité de dispositifs passifs sur un second côté de la puce, et une pluralité de contacts de dispositif passif sur une puce passive respective, les contacts étant configurés pour être couplés à une seconde puce montée sur les dispositifs passifs et sur le second côté de la puce.
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아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)