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1. (WO2019066914) TUNNEL POLARIZATION JUNCTION III-N TRANSISTORS
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/066914 국제출원번호: PCT/US2017/054373
공개일: 04.04.2019 국제출원일: 29.09.2017
IPC:
H01L 29/778 (2006.01) ,H01L 29/73 (2006.01) ,H01L 21/8238 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
778
2 차원 전하가스채널을 갖는 것, 예. HEMT
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
70
바이폴라(bipolar) 장치
72
트랜지스터형 장치, 즉 적용된 제어신호에 연속적으로 응답가능한 것
73
바이폴라 접합트랜지스터(BJT)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
70
하나의 공통기판상 또는 기판내에 형성된 복수의 고체구성부품 또는 집적회로로 이루어진 장치 그에 대한 특정부품의 제조 또는 처리; 집적회로장치 또는 그에 대한 특정부품의 제조.
77
하나의 공통기판상 혹은 기판내에 형성된 복수의 고체구성부품 또는 집적회로로 이루어진 장치의 제조 또는 처리
78
상기기판을 복수의 개별장치로 분할
82
복수의 구성부품으로 각각 구성된 장치(예. 집적회로)의 생성
822
기판이 실리콘 기술을 이용한 반도체인 것
8232
전계효과 관련 기술
8234
MIS 관련 기술
8238
상보형 전계효과 트랜지스터(Complementary field-effect transistors), (예. CMOS)
출원인:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd Santa Clara, California 95054, US
발명자:
THEN, Han Wui; US
RADOSAVLJEVIC, Marko; US
DASGUPTA, Sansaptak; US
대리인:
GREEN, Blayne; US
우선권 정보:
발명의 명칭: (EN) TUNNEL POLARIZATION JUNCTION III-N TRANSISTORS
(FR) TRANSISTORS III-N À JONCTION DE POLARISATION EN TUNNEL
요약서:
(EN) Techniques related to III-N transistors having improved performance, systems incorporating such transistors, and methods for forming them are discussed. Such transistors include first and second crystalline III-N material layers separated by an intervening layer other than a III-N material such that the first crystalline III-N material layer has a first crystal orientation that is inverted with respect to a second crystal orientation of the second crystalline III-N material layer.
(FR) L'invention se rapporte à des techniques relatives à des transistors III-N ayant des performances améliorées, des systèmes contenant de tels transistors et des procédés pour former ceux-ci. De tels transistors comprennent des première et deuxième couches de matériau III-N cristallin séparées par une couche intermédiaire autre qu'un matériau III-N de telle sorte que la première couche de matériau III-N cristallin présente une première orientation cristalline qui est inversée par rapport à une deuxième orientation cristalline de la deuxième couche de matériau III-N cristallin.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)