이 애플리케이션의 일부 콘텐츠는 현재 사용할 수 없습니다.
이 상황이 계속되면 다음 주소로 문의하십시오피드백 및 연락
1. (WO2019049718) AVALANCHE PHOTODIODE AND METHOD FOR PREPARING SAME
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/049718 국제출원번호: PCT/JP2018/031674
공개일: 14.03.2019 국제출원일: 28.08.2018
IPC:
H01L 31/107 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
31
적외선 복사, 가시광, 단파장의 전자기파, 또는 입자 복사에 감응하는 반도체 장치로, 이들 복사에 의한 에너지를 전기적 에너지로 변환하거나 이들 복사에 의해 전기적 에너지를 제어하는 것에 특별히 적용되는 것; 그들 장치 또는 그 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장치; 그들 세부
08
복사선이 장치 내를 흐르는 전류를 제어하는 것, 예, 광-저항기(photoresistors)
10
적어도 하나의 전위장벽 또는 표면장벽에 특징이 있는 것, 예. 포토트랜지스터
101
적외선, 가시광선 또는 자외선의 방사에 감응하는 장치
102
하나의 전위장벽 또는 표면장벽에 특징이 있는 것
107
전위장벽이 애벌랜치 모드에서 작용하는 것, 예. 애벌랜치 포토다이오드
출원인:
日本電信電話株式会社 NIPPON TELEGRAPH AND TELEPHONE CORPORATION [JP/JP]; 東京都千代田区大手町一丁目5番1号 5-1, Otemachi 1-chome, Chiyoda-ku, Tokyo 1008116, JP
발명자:
名田 允洋 NADA, Masahiro; JP
松崎 秀昭 MATSUZAKI, Hideaki; JP
대리인:
山川 茂樹 YAMAKAWA, Shigeki; JP
小池 勇三 KOIKE, Yuzo; JP
山川 政樹 YAMAKAWA, Masaki; JP
우선권 정보:
2017-17098806.09.2017JP
발명의 명칭: (EN) AVALANCHE PHOTODIODE AND METHOD FOR PREPARING SAME
(FR) PHOTODIODE À AVALANCHE ET SON PROCÉDÉ DE PRÉPARATION
(JA) アバランシェフォトダイオードおよびその製造方法
요약서:
(EN) According to the present invention, an n-type semiconductor layer (102), a multiplication layer (103), an electric field control layer (104), a light absorption layer (105) and a p-type semiconductor layer (106) are formed on a growth substrate (101), and then the p-type semiconductor layer (106) is attached to a transfer substrate (107). Thereafter, the growth substrate (101) is removed, and the n-type semiconductor layer (102) is processed to have an area smaller than the multiplication layer (103).
(FR) Selon la présente invention, une couche semi-conductrice de type n (102), une couche de multiplication (103), une couche de commande de champ électrique (104), une couche d'absorption de lumière (105) et une couche semi-conductrice de type p (106) sont formées sur un substrat de croissance (101), puis la couche semi-conductrice de type p (106) est fixée à un substrat de transfert (107). Ensuite, le substrat de croissance (101) est retiré, et la couche semi-conductrice de type n (102) est traitée pour avoir une zone plus petite que la couche de multiplication (103).
(JA) n型半導体層(102)、増倍層(103)、電界制御層(104)、光吸収層(105)、p型半導体層(106)を成長基板(101)の上に形成した後で、p型半導体層(106)を転写基板(107)に貼り付ける。この後、成長基板(101)を除去し、n型半導体層(102)を、増倍層(103)より小さい面積に加工する。
front page image
지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 일본어 (JA)
출원언어: 일본어 (JA)