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1. (WO2019037997) CARRIER AND COMPONENT WITH A BUFFER LAYER, AND METHOD FOR PRODUCING A COMPONENT
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/037997 국제출원번호: PCT/EP2018/069910
공개일: 28.02.2019 국제출원일: 23.07.2018
IPC:
H01L 33/62 (2010.01) ,H01L 33/38 (2010.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
48
반도체 몸체 패키지에 특징이 있는 것
62
반도체 몸체로(부터)의 전류 연결 장치, 예. 리드프레임, 와이어 본드 또는 솔더 볼
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
36
전극에 특징부가 있는 것
38
특이한 형상을 가짐
출원인:
OSRAM OPTO SEMICONDUCTORS GMBH [DE/DE]; Leibnizstr. 4 93055 Regensburg, DE
발명자:
ALTIERI-WEIMAR, Paola; DE
NEUDECKER, Ingo; DE
ZITZLSPERGER, Michael; DE
GRÖTSCH, Stefan; DE
KOCH, Holger; DE
대리인:
EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; Schloßschmidstr. 5 80639 München, DE
우선권 정보:
10 2017 119 344.824.08.2017DE
발명의 명칭: (EN) CARRIER AND COMPONENT WITH A BUFFER LAYER, AND METHOD FOR PRODUCING A COMPONENT
(FR) SUPPORT ET COMPOSANT COMPRENANT UNE COUCHE TAMPON ET PROCÉDÉ DE FABRICATION D'UN COMPOSANT
(DE) TRÄGER UND BAUTEIL MIT PUFFERSCHICHT SOWIE VERFAHREN ZUR HERSTELLUNG EINES BAUTEILS
요약서:
(EN) The invention specifies a carrier (9) with a buffer layer (3) or specifies a component (100), in particular with a carrier of this kind. The carrier is metallic, wherein the buffer layer has a flow stress which is at least 10 MPa and at most 300 MPa. In particular, the carrier has a main body (90) which, in respect of its material composition, is designed in such a way that a flow stress of the main body is greater than the flow stress of the buffer layer. The component has, for example, a semiconductor chip (10) with a substrate (1) and a semiconductor body (2) which is arranged on said substrate, wherein the carrier has a coefficient of thermal expansion which is at least 1.5 times as high as a coefficient of thermal expansion of the substrate or of the semiconductor chip. The semiconductor chip is fastened, by means of a connecting layer (4), on a mounting surface (94) of the carrier in such a way that the connecting layer is arranged between the semiconductor chip and the buffer layer. The invention further specifies a method for producing a component of this kind.
(FR) L'invention concerne un support (9) comprenant une couche tampon (3), ou un composant (100) présentant en particulier un tel support. Le support est constitué de métal, la couche tampon présentant une contrainte d'écoulement qui est comprise entre 10 MPa et 300 MPa. Le support présente en particulier un corps de base (90) dont la composition de matériau est telle qu'une contrainte d'écoulement du corps de base est supérieure à la contrainte d'écoulement de la couche tampon. Le composant présente une puce semi-conductrice (10) pourvue d'un substrat (1) et d'un corps semi-conducteur (2) disposé sur ce substrat, le support présentant un coefficient de dilatation thermique qui équivaut à au moins 1,5 fois le coefficient de dilatation thermique du substrat ou de la puce semi-conductrice. La puce semi-conductrice est fixée au moyen d'une couche de liaison (4) sur une surface de montage (94) du support de telle sorte que la couche de liaison est disposée entre la puce semi-conductrice et la couche tampon. L'invention concerne en outre un procédé de fabrication d’un composant de ce type.
(DE) Es wird ein Träger (9) mit einer Pufferschicht (3) oder ein Bauteil (100) insbesondere mit einem solchen Träger angegeben. Der Träger ist metallisch ausgebildet, wobei die Pufferschicht eine Fließspannung aufweist, die mindestens 10 MPa und höchstens 300 MPa ist. Insbesondere weist der Träger einen Grundkörper (90) auf, der bezüglich dessen Materialzusammensetzung derart ausgebildet ist, dass eine Fließspannung des Grundkörpers größer ist als die Fließspannung der Pufferschicht. Das Bauteil weist etwa einen Halbleiterchip (10) mit einem Substrat (1) und einem darauf angeordneten Halbleiterkörper (2) auf, wobei der Träger einen thermischen Ausdehnungskoeffizienten aufweist, der mindestens 1,5-mal so groß ist wie ein thermischer Ausdehnungskoeffizient des Substrats oder des Halbleiterchips. Der Halbleiterchip ist mittels einer Verbindungsschicht (4) auf einer Montagefläche (94) des Trägers derart befestigt ist, dass die Verbindungsschicht zwischen dem Halbleiterchip und der Pufferschicht angeordnet ist. Des Weiteren wird ein Verfahren zur Herstellung eines solchen Bauteils angegeben.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 독일어 (DE)
출원언어: 독일어 (DE)