이 애플리케이션의 일부 콘텐츠는 현재 사용할 수 없습니다.
이 상황이 계속되면 다음 주소로 문의하십시오피드백 및 연락
1. (WO2019031029) PHOTOELECTRIC CONVERSION ELEMENT PRODUCTION METHOD
국제사무국에 기록된 최신 서지정보정보 제출

공개번호: WO/2019/031029 국제출원번호: PCT/JP2018/020598
공개일: 14.02.2019 국제출원일: 29.05.2018
IPC:
H01L 31/18 (2006.01) ,C23C 16/44 (2006.01) ,C23C 16/50 (2006.01) ,H01L 21/205 (2006.01) ,H01L 21/31 (2006.01) ,H01L 21/683 (2006.01) ,H01L 31/0747 (2012.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
31
적외선 복사, 가시광, 단파장의 전자기파, 또는 입자 복사에 감응하는 반도체 장치로, 이들 복사에 의한 에너지를 전기적 에너지로 변환하거나 이들 복사에 의해 전기적 에너지를 제어하는 것에 특별히 적용되는 것; 그들 장치 또는 그 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장치; 그들 세부
18
이러한 장치 또는 그 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장치
C SECTION C — 화학; 야금
23
금속재료의 피복; 금속 피복재료; 화학적 표면처리; 금속재료의 확산처리; 진공증착, 스퍼터링(SPUTTERING), 이온주입 또는 화학증착에 의한 피복 일반; 금속재료의 방식 또는 이물질 형성 방지 일반
C
금속재료의 피복; 금속 피복재료; 표면 확산, 화학적 전환 또는 치환에 의한 금속재료의 표면처리; 진공증착, 스퍼터링, 이온주입 또는 화학증착에 의한 피복, 일반
16
가스상 화합물의 분해에 의한 화학적 피복, 단 표면재료의 반응생성물을 피복층중에 남기지 않는것, 즉 화학증착법
44
.피복방법에 특징이 있는 것
C SECTION C — 화학; 야금
23
금속재료의 피복; 금속 피복재료; 화학적 표면처리; 금속재료의 확산처리; 진공증착, 스퍼터링(SPUTTERING), 이온주입 또는 화학증착에 의한 피복 일반; 금속재료의 방식 또는 이물질 형성 방지 일반
C
금속재료의 피복; 금속 피복재료; 표면 확산, 화학적 전환 또는 치환에 의한 금속재료의 표면처리; 진공증착, 스퍼터링, 이온주입 또는 화학증착에 의한 피복, 일반
16
가스상 화합물의 분해에 의한 화학적 피복, 단 표면재료의 반응생성물을 피복층중에 남기지 않는것, 즉 화학증착법
44
.피복방법에 특징이 있는 것
50
방전을 사용하는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
20
기판상에 반도체 물질의 증착. 예, 에피택셜 (epitaxial) 성장
205
고체를 석출시키기 위해 기상 화합물의 환원 또는 분해를 이용하는 것, 예. 화학적 증착
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
30
21/20~ 21/26에 분류되지 않은 방법이나 장비를 사용한 반도체본체의 처리
31
반도체본체상에 절연층 형성. 예. 마스킹용 또는 사진석판기술의 이용에 의한 것; 절연층의 후처리; 절연층에 적합한 물질의 선택
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
67
제조 또는 처리중의 반도체 또는 전기 고체 장치 취급에 특별히 적용되는 장치; 반도체 또는 전기 고체 장치 혹은 구성부품의 제조 또는 처리중의 웨이퍼 취급에 특별히 적용되는 장치
683
지지 또는 파지를 위한 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
31
적외선 복사, 가시광, 단파장의 전자기파, 또는 입자 복사에 감응하는 반도체 장치로, 이들 복사에 의한 에너지를 전기적 에너지로 변환하거나 이들 복사에 의해 전기적 에너지를 제어하는 것에 특별히 적용되는 것; 그들 장치 또는 그 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장치; 그들 세부
04
변환장치로 사용하는 것
06
적어도 하나의 전위장벽 또는 표면장벽에 특징이 있는 것
072
전위장벽이 PN 이종 접합(hetero-junction)형인 것
0745
AIV-BIV족 이종접합을 갖는 것, 예. Si/Ge, SiGe/Si 또는 Si/SiC 태양전지
0747
결정과 비결정 물질의 이종접합을 갖는 것, 예. 고유 박층 또는 HIT® 태양전지
출원인:
株式会社カネカ KANEKA CORPORATION [JP/JP]; 大阪府大阪市北区中之島2-3-18 2-3-18, Nakanoshima, Kita-ku, Osaka-shi, Osaka 5308288, JP
발명자:
福田 将典 FUKUDA, Masanori; JP
波内 俊文 NAMIUCHI, Toshifumi; JP
松田 高洋 MATSUDA, Takahiro; JP
대리인:
特許業務法人はるか国際特許事務所 HARUKA PATENT & TRADEMARK ATTORNEYS; 東京都千代田区六番町3 六番町SKビル5階 Rokubancho SK Bldg. 5th Floor, 3, Rokubancho, Chiyoda-ku, Tokyo 1020085, JP
우선권 정보:
2017-15443409.08.2017JP
2017-15443509.08.2017JP
2017-15443609.08.2017JP
발명의 명칭: (EN) PHOTOELECTRIC CONVERSION ELEMENT PRODUCTION METHOD
(FR) PROCÉDÉ DE FABRICATION D'ÉLÉMENT DE CONVERSION PHOTOÉLECTRIQUE
(JA) 光電変換素子の製造方法
요약서:
(EN) The present invention provides a production method for a photoelectric conversion element having a first and second main surface and including a first thin film formed on the first main surface side of the semiconductor substrate and a second thin film formed on the second main surface side of the semiconductor substrate, the method comprising a first disposition step of disposing, at a first film-forming position (81) in a first film-forming room (61), a first semiconductor substrate whereon no first thin film and no second thin film have been formed, a second disposition step of disposing, at a second film-forming position (82) in the first film-forming room (61), a second semiconductor substrate having at least a first thin film formed on the first main surface side and no second thin film formed on the second main surface side, and a first film-forming step of forming, in the first film-forming room (61) and within the same time period, the first thin film on the first main surface side of the first semiconductor substrate and the second thin film on the second main surface side of the second semiconductor substrate.
(FR) La présente invention concerne un procédé de fabrication d'un élément de conversion photoélectrique possédant une première et une seconde surface principale et comprenant un premier film mince formé du côté première surface principale du substrat semi-conducteur et un second film mince formé du côté seconde surface principale du substrat semi-conducteur, le procédé comprenant une première étape de disposition consistant à disposer, au niveau d'une première position (81) de formation de film dans une première salle (61) de formation de film, un premier substrat semi-conducteur sur lequel aucun premier film mince et aucun second film mince n'ont été formés, une seconde étape de disposition consistant à disposer, au niveau d'une seconde position (82) de formation de film dans la première salle (61) de formation de film, un second substrat semi-conducteur possédant au moins un premier film mince formé du côté première surface principale et aucun second film mince formé du côté seconde surface principale, et une première étape de formation de film consistant à former, dans la première salle (61) de formation de film et dans la même période, le premier film mince du côté première surface principale du premier substrat semi-conducteur et le second film mince du côté seconde surface principale du second substrat semi-conducteur.
(JA) 本開示の光電変換素子の製造方法は、第1、第2の主面を有し、半導体基板の第1の主面側に形成された第1の薄膜と、半導体基板の前記第2の主面側に形成された第2の薄膜と、を含む光電変換素子の製造方法であって、第1の薄膜及び第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室(61)における第1の製膜位置(81)に配置する第1の配置ステップと、第1の主面側には少なくとも第1の薄膜が形成され、第2の主面側には第2の薄膜が形成されていない第2の半導体基板を、第1の製膜室(61)における第2の製膜位置(82)に配置する第2の配置ステップと、第1の製膜室(61)において、第1の半導体基板の第1の主面側には第1の薄膜を、第2の半導体基板の第2の主面側には第2の薄膜を、同一期間内に形成する第1の製膜ステップと、を含む。
front page image
지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
아프리카 지식재산권기구(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 일본어 (JA)
출원언어: 일본어 (JA)