이 애플리케이션의 일부 콘텐츠는 현재 사용할 수 없습니다.
이 상황이 계속되면 다음 주소로 문의하십시오피드백 및 연락
1. (WO2019028934) LOW TEMPERATURE POLYSILICON THIN FILM TRANSISTOR AND PREPARATION METHOD THEREFOR
국제사무국에 기록된 최신 서지정보정보 제출

공개번호: WO/2019/028934 국제출원번호: PCT/CN2017/098337
공개일: 14.02.2019 국제출원일: 21.08.2017
IPC:
H01L 21/336 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/786 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
334
유니폴라(unipolar)형 장치를 제조하기 위한 다단계공정
335
전계효과 트랜지스터(FET)
336
절연게이트를 갖는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
02
반도체 본체
06
형태에 특징이 있는 것; 반도체영역의 형태, 상대적인 크기 또는 배치에 특징이 있는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
78
절연된 게이트에 의해 발생되는 전계효과를 갖는 것
786
박막트랜지스터(thin-film transistors)
출원인:
武汉华星光电技术有限公司 WUHAN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; 中国湖北省武汉市 东湖开发区高新大道666号生物城C5栋 Building C5, Biolake of Optics Valley No.666 Gaoxin Avenue, East Lake High-tech Development Zone Wuhan, Hubei 430070, CN
발명자:
肖东辉 XIAO, Donghui; CN
대리인:
深圳市铭粤知识产权代理有限公司 MING & YUE INTELLECTUAL PROPERTY LAW FIRM; 中国广东省深圳市 南山区南山街道前海路泛海城市广场2栋604室 Room 604 Building 2, Oceanwide City Square, Qianhai Road, Nanshan Street, Nanshan District Shenzhen, Guangdong 518066, CN
우선권 정보:
201710668038.X07.08.2017CN
발명의 명칭: (EN) LOW TEMPERATURE POLYSILICON THIN FILM TRANSISTOR AND PREPARATION METHOD THEREFOR
(FR) TRANSISTOR À COUCHES MINCES DE POLYSILICIUM BASSE TEMPÉRATURE ET SON PROCÉDÉ DE PRÉPARATION
(ZH) 低温多晶硅薄膜晶体管及其制备方法
요약서:
(EN) A preparation method for a low temperature polysilicon thin film transistor, comprising steps of: sequentially forming a polysilicon active layer (2) and a gate insulation layer (3) covering the polysilicon active layer (2) on a base substrate (1); using an ion implantation process to implant nitrogen ions to the surface of the polysilicon active layer (2) facing towards the gate insulation layer (3), so as to form an ion implantation layer (6a); and using a high temperature annealing process to recrystallize the ion implantation layer (6a), so as to form a silicon nitride spacer layer (6) between the polysilicon active layer (2) and the gate insulation layer (3). A low temperature crystalline silicon thin film transistor, comprising a polysilicon active layer (2), a gate insulation layer (3), a gate electrode (4), a source electrode (5a), and a drain electrode (5b) which are successively provided on a base substrate (1), a silicon nitride spacer layer (6) being formed on a joint interface between the polysilicon active layer (2) and the gate insulation layer (3), the silicon nitride spacer layer (6) and the polysilicon active layer (2) being of an integrated interconnected structure.
(FR) L'invention concerne un procédé de préparation d'un transistor à couches minces de polysilicium basse température comprenant les étapes consistant à : former séquentiellement une couche active de polysilicium (2) et une couche d'isolation de grille (3) recouvrant la couche active de polysilicium (2) sur un substrat de base (1) ; utiliser un procédé d'implantation ionique pour implanter des ions azote sur la surface de la couche active de polysilicium (2) tournée vers la couche d'isolation de grille (3), de manière à former une couche d'implantation ionique (6a) ; et utiliser un processus de recuit à haute température pour recristalliser la couche d'implantation ionique (6a), de manière à former une couche d'espacement de nitrure de silicium (6) entre la couche active de polysilicium (2) et la couche d'isolation de grille (3). Un transistor à couches minces de silicium cristallin basse température, comprenant une couche active de polysilicium (2), une couche d'isolation de grille (3), une électrode de grille (4), une électrode de source (5a) et une électrode de drain (5b) qui sont disposées successivement sur un substrat de base (1), une couche d'espacement de nitrure de silicium (6) étant formée sur une interface de jonction entre la couche active de polysilicium (2) et la couche d'isolation de grille (3), la couche d'espacement de nitrure de silicium (6) et la couche active de polysilicium (2) étant d'une structure interconnectée intégrée.
(ZH) 一种低温多晶硅薄膜晶体管的制备方法,其包括:在衬底基板(1)上依次制备形成多晶硅有源层(2)和覆盖该多晶硅有源层(2)的栅极绝缘层(3);应用离子植入工艺,在该多晶硅有源层(2)的朝向该栅极绝缘层(3)的表面上注入氮离子,形成离子注入层(6a);应用高温退火工艺,使该离子注入层(6a)重结晶,在该多晶硅有源层(2)和该栅极绝缘层(3)之间形成氮化硅间隔层(6)。一种低温晶硅薄膜晶体管,包括依次设置在衬底基板(1)上的多晶硅有源层(2)、栅极绝缘层(3)、栅电极(4)、源电极(5a)和漏电极(5b),其中,该多晶硅有源层(2)和该栅极绝缘层(3)之间的连接界面形成有氮化硅间隔层(6),该氮化硅间隔层(6)与该多晶硅有源层(2)是一体相互连接的结构。
front page image
지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
아프리카 지식재산권기구(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 중국어 (ZH)
출원언어: 중국어 (ZH)