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1. (WO2019027554) SHAREABLE FPGA COMPUTE ENGINE
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/027554 국제출원번호: PCT/US2018/035377
공개일: 07.02.2019 국제출원일: 31.05.2018
IPC:
G06F 9/50 (2006.01)
G SECTION G — 물리학
06
산술논리연산; 계산; 계수
F
전기에 의한 디지털 데이터처리
9
프로그램제어를 위한 장치, 예. 제어장치
06
프로그램 기억방식을 사용하는 것, 즉 프로그램을 수신하고 보지하는 처리장치의 내부기억장치를 사용하는 것
46
멀티프로그래밍 배치
50
자원 할당, 예. 중앙처리장치(CPU)의 자원 할당
출원인:
ADVANCED MICRO DEVICES, INC. [US/US]; 2485 Augustine Drive Santa Clara, California 95054, US
발명자:
KEGEL, Andrew G.; US
ROBERTS, David A.; US
대리인:
RANKIN, Rory D.; US
우선권 정보:
15/974,01408.05.2018US
62/540,21702.08.2017US
발명의 명칭: (EN) SHAREABLE FPGA COMPUTE ENGINE
(FR) MOTEUR DE CALCUL FPGA PARTAGEABLE
요약서:
(EN) Systems, apparatuses, and methods for sharing an field programmable gate array compute engine are disclosed. A system includes one or more processors and one or more FPGAs. The system receives a request, generated by a first user process, to allocate a portion of processing resources on a first FPGA. The system maps the portion of processing resources of the first FPGA into an address space of the first user process. The system prevents other user processes from accessing the portion of processing resources of the first FPGA. Later, the system detects a release of the portion of the processing resources on the first FPGA by the first user process. Then, the system receives a second request to allocate the first FPGA from a second user process. In response to the second request, the system maps the first FPGA into an address space of the second user process.
(FR) L'invention concerne des systèmes, des appareils et des procédés de partage d'un moteur de calcul de prédiffusé programmable par l'utilisateur. Un système comprend un ou plusieurs processeurs et un ou plusieurs FPGA. Le système reçoit une demande, générée par un premier processus d'utilisateur, pour attribuer une partie de ressources de traitement sur un premier FPGA. Le système mappe la partie des ressources de traitement du premier FPGA dans un espace d'adresse du premier processus d'utilisateur. Le système empêche d'autres processus d'utilisateur d'accéder à la partie de ressources de traitement du premier FPGA. Ultérieurement, le système détecte une libération de la partie des ressources de traitement sur le premier FPGA par le premier processus d'utilisateur. Ensuite, le système reçoit une seconde demande d'attribution du premier FPGA à partir d'un second processus d'utilisateur. En réponse à la seconde demande, le système mappe le premier FPGA dans un espace d'adresse du second processus d'utilisateur.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)