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1. (WO2019009872) SELF-ALIGNED BACK-GATE TOP-CONTACT THIN-FILM TRANSISTOR
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/009872 국제출원번호: PCT/US2017/040551
공개일: 10.01.2019 국제출원일: 01.07.2017
IPC:
H01L 29/786 (2006.01) ,H01L 29/40 (2006.01) ,H01L 21/033 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
78
절연된 게이트에 의해 발생되는 전계효과를 갖는 것
786
박막트랜지스터(thin-film transistors)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
40
전극(Electrodes)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
027
후속 포토리소그래픽(photolithographic) 공정을 위한 반도체본체상의 마스크 제조, 그룹 21/18 또는 21/34에 분류된 것은 제외
033
무기물층이 포함된 것
출원인:
LIN, Kevin [US/US]; US
LE, Van [US/US]; US
SHARMA, Abhishek [US/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 94054, US
발명자:
LIN, Kevin; US
LE, Van; US
SHARMA, Abhishek; US
대리인:
BRASK, Justin, K.; US
우선권 정보:
발명의 명칭: (EN) SELF-ALIGNED BACK-GATE TOP-CONTACT THIN-FILM TRANSISTOR
(FR) TRANSISTOR EN COUCHES MINCES AUTO-ALIGNÉ À CONTACT SUPÉRIEUR ET À GRILLE ARRIÈRE
요약서:
(EN) Embodiments of the invention include a method of forming a thin-film transistor (TFT) with self-aligned source and drain electrodes. In an embodiment, the method includes forming a TFT stack. Embodiments include forming a first backbone hardmask over the TFT stack, and forming spacers along sidewalls of the first backbone hardmask. In an embodiment the method also includes forming first trenches into the TFT stack, where the first backbone hardmask and the spacers are used as an etch mask to define the trenches, and depositing a interlayer dielectric (ILD) into the trenches and forming a second backbone hardmask over the ILD, where the second backbone hardmask is formed between the spacers, and removing the spacers. In an embodiment the method includes forming second trenches into the material stack, and forming source electrodes and drain electrodes in the trenches.
(FR) Selon des modes de réalisation, la présente invention porte sur un procédé de formation d'un transistor en couches minces (TFT) doté d'électrodes de source et de drain auto-alignées. Dans un mode de réalisation, le procédé consiste à former un empilement de TFT. Des modes de réalisation consistent à former un premier masque dur de squelette sur l'empilement de TFT, et à former des éléments de cloisonnement le long de parois latérales du premier masque dur de squelette. Dans un mode de réalisation, le procédé consiste également à former des premières tranchées dans l'empilement de TFT, le premier masque dur de squelette et les éléments de cloisonnement étant utilisés comme masque de gravure pour délimiter les tranchées, à déposer un diélectrique de couche intermédiaire (ILD) dans les tranchées et à former un second masque dur de squelette sur l'ILD, le second masque dur de squelette étant formé entre les éléments de cloisonnement, et à retirer les éléments de cloisonnement. Dans un mode de réalisation, le procédé consiste à former des secondes tranchées dans l'empilement de matériaux, et à former des électrodes de source et des électrodes de drain dans les tranchées.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)