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1. (WO2019009167) THIN-FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/009167 국제출원번호: PCT/JP2018/024480
공개일: 10.01.2019 국제출원일: 28.06.2018
IPC:
H01L 29/786 (2006.01) ,G02F 1/1345 (2006.01) ,G02F 1/1368 (2006.01) ,G09F 9/30 (2006.01) ,H01L 21/336 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
78
절연된 게이트에 의해 발생되는 전계효과를 갖는 것
786
박막트랜지스터(thin-film transistors)
G SECTION G — 물리학
02
광학
F
광의 강도, 색, 위상, 편광 또는 방향의 제어를 위한 장치 또는 배치, 예. 스위칭, 게이팅, 변조 또는 복조, 의 매체의 광학적성질이 변화에 의하여 광학적 작용이 변화하는 장치 또는 배치; 그와 같은 동작을 위한 기술 또는 처리; 주파수변환; 비선형 광학; 광학적 논리소자; 광학적 아날로그/디지털 변환기
1
독립된 광원으로부터 도달한 광의 강도, 색, 위상, 편광 또는 방향의 제어를 위한 장치 또는 배치, 예. 스위칭, 게이팅 또는 변조 비선형 광학
01
강도, 위상, 편광 또는 색의 제어를 위한 것
13
액정에 기초한 것, 예. 하나의 액정 표시 셀
133
구조배치 ; 액정셀의 작동 ; 회로배치
1333
구조배치
1345
전극을 셀단자에 접속한 도체
G SECTION G — 물리학
02
광학
F
광의 강도, 색, 위상, 편광 또는 방향의 제어를 위한 장치 또는 배치, 예. 스위칭, 게이팅, 변조 또는 복조, 의 매체의 광학적성질이 변화에 의하여 광학적 작용이 변화하는 장치 또는 배치; 그와 같은 동작을 위한 기술 또는 처리; 주파수변환; 비선형 광학; 광학적 논리소자; 광학적 아날로그/디지털 변환기
1
독립된 광원으로부터 도달한 광의 강도, 색, 위상, 편광 또는 방향의 제어를 위한 장치 또는 배치, 예. 스위칭, 게이팅 또는 변조 비선형 광학
01
강도, 위상, 편광 또는 색의 제어를 위한 것
13
액정에 기초한 것, 예. 하나의 액정 표시 셀
133
구조배치 ; 액정셀의 작동 ; 회로배치
136
반도체층 또는 기판과 구조적으로 결합된 액정셀, 예. 집적회로의 일부를 구성하는 셀
1362
능동매트릭스 어드레스 셀(active matrix addressed cells)
1368
스위칭 소자가 3단자 장치인 것
G SECTION G — 물리학
09
교육; 암호방법; 전시; 광고; 봉인
F
표시; 광고; 사인; 라벨 또는 명찰; 시일
9
정보가 개별소자의 선택 또는 조합에 의하여 지지체상에 형성되는 가변정보용의 표시장치
30
필요한 문자가 개개요소를 조합하는 것에 의하여 형성되는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
334
유니폴라(unipolar)형 장치를 제조하기 위한 다단계공정
335
전계효과 트랜지스터(FET)
336
절연게이트를 갖는 것
출원인:
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
발명자:
川崎 達也 KAWASAKI, Tatsuya; --
北川 英樹 KITAGAWA, Hideki; --
原 義仁 HARA, Yoshihito; --
前田 昌紀 MAEDA, Masaki; --
伊藤 俊克 ITOH, Toshikatsu; --
今井 元 IMAI, Hajime; --
大東 徹 DAITOH, Tohru; --
대리인:
特許業務法人 安富国際特許事務所 YASUTOMI & ASSOCIATES; 大阪府大阪市淀川区宮原3丁目5番36号 5-36, Miyahara 3-chome, Yodogawa-ku, Osaka-shi, Osaka 5320003, JP
우선권 정보:
2017-13193805.07.2017JP
발명의 명칭: (EN) THIN-FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE
(FR) SUBSTRAT DE MATRICE À TRANSISTORS À COUCHE MINCE ET DISPOSITIF D’AFFICHAGE
(JA) 薄膜トランジスタアレイ基板及び表示装置
요약서:
(EN) The present invention provides a thin-film transistor array substrate with which, even when frame size is reduced, step disconnection of a semiconductor layer of a thin-film transistor element can be prevented. The thin-film transistor array substrate of the present invention is a thin-film transistor array substrate in which a pixel region is provided with a thin-film transistor element, and a terminal region is provided with a terminal. In a cross sectional view of the pixel region, a support base material, an insulating layer, a gate electrode, a gate insulating layer, and a semiconductor layer are arranged in order. In a plan view of the pixel region, a region in which the insulating layer is arranged includes a region in which the semiconductor layer is arranged. In a cross sectional view of the terminal region, the support base material, a lead-out wire led out from the terminal, and the insulating layer are arranged in order.
(FR) La présente invention concerne un substrat de matrice à transistors à couche mince grâce auquel, même lorsque la taille d’armature est réduite, la déconnexion pas-à-pas d’une couche semi-conductrice d’un élément de transistor à couche mince peut être évitée. Le substrat de matrice à transistors à couche mince selon la présente invention est un substrat de matrice à transistors à couche mince dans lequel une zone de pixels comporte un élément de transistor à couche mince, et une zone de borne comporte une borne. Dans une vue en section transversale de la zone de pixels, un matériau de base de support, une couche isolante, une électrode de grille, une couche isolante de grille, et une couche semi-conductrice sont agencés dans cet ordre. Dans une vue planaire de la zone de pixels, une zone dans laquelle est agencée la couche isolante inclut une zone dans laquelle est agencée la couche semi-conductrice. Dans une vue en section transversale de la zone de borne, le matériau de base de support, un câble de sortie sortant de la borne, et la couche isolante sont agencés dans cet ordre.
(JA) 本発明は、狭額縁化を図る場合であっても薄膜トランジスタ素子の半導体層の段切れが防止される薄膜トランジスタアレイ基板を提供する。本発明の薄膜トランジスタアレイ基板は、画素領域に薄膜トランジスタ素子を備え、かつ、端子領域に端子を備える薄膜トランジスタアレイ基板であって、上記画素領域の断面視において、支持基材と、絶縁層と、ゲート電極と、ゲート絶縁層と、半導体層とが順に配置され、上記画素領域の平面視において、上記絶縁層の配置領域は、上記半導体層の配置領域を包含し、上記端子領域の断面視において、上記支持基材と、上記端子から導出される引き出し配線と、上記絶縁層とが順に配置されているものである。
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지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 일본어 (JA)
출원언어: 일본어 (JA)