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1. (WO2019005087) SUPPRESSION OF CURRENT LEAKAGE IN N-TYPE FINFET DEVICES
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2019/005087 국제출원번호: PCT/US2017/040156
공개일: 03.01.2019 국제출원일: 30.06.2017
IPC:
H01L 27/092 (2006.01) ,H01L 29/78 (2006.01) ,H01L 29/66 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
27
하나의 공통기판내 또는 기판상에 형성된 복수의 반도체구성부품 또는 기타 고체구성부품으로 구성된 장치
02
정류, 발진, 증폭 또는 스위칭에 특별히 적용되는 반도체 구성부품을 포함하고 적어도 하나의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 하나의 전위 장벽 또는 표면 장벽을 가지는 집적화 된 수동 회로 소자를 포함하는 것
04
기판이 하나의 반도체본체로 되어 있는 것
08
1종류의 반도체구성부품만을 포함하는 것
085
전계효과구성부품만을 포함하는 것
088
구성부품이 절연게이트를 갖는 전계효과 트랜지스터로 되어 있는 것
092
상보형(complementary) MIS 전계효과트랜지스터
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
78
절연된 게이트에 의해 발생되는 전계효과를 갖는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
출원인:
INTEL IP CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
발명자:
GILES, Luis Felipe; DE
RIESS, Philipp; DE
HODEL, Uwe; DE
MOLZER, Wolfgang; DE
BAUMGARTNER, Peter; DE
대리인:
HARTMANN, Natalya; US
우선권 정보:
발명의 명칭: (EN) SUPPRESSION OF CURRENT LEAKAGE IN N-TYPE FINFET DEVICES
(FR) SUPPRESSION DE FUITE DE COURANT DANS DES DISPOSITIFS FINFET DE TYPE N
요약서:
(EN) Disclosed herein are semiconductor layers with modified doping profiles for forming N-type (NMOS) FinFET structures, and related methods and devices. One exemplary semiconductor layer with a modified doping profile includes a plurality of regions with different dopant concentrations, the plurality of regions including an N-well region, a P-well region, a low-doped buffer region, and a connection region. The low-doped buffer region separates the P-well region and the N-well region and has P-type dopants with a dopant concentration less than that of the P-well region. The connection region has N-type dopants and is provided over the low-doped buffer region, between the P-type region and the N-well region, connecting the P-well region and the N-well region. Providing the low-doped buffer region together with the connection region may significantly reduce leakage current in NMOS FinFETs.
(FR) L'invention concerne des couches semi-conductrices avec des profils de dopage modifiés pour former des structures FinFET de type N (NMOS), et des procédés et des dispositifs associés. Une couche semi-conductrice à titre d'exemple ayant un profil de dopage modifié comprend une pluralité de régions ayant différentes concentrations de dopant, la pluralité de régions comprenant une région de puits N, une région de puits P, une région tampon faiblement dopée et une région de connexion. La région tampon faiblement dopée sépare la région de puits P et la région de puits N et présente des dopants de type P ayant une concentration de dopant inférieure à celle de la région de puits P. La région de connexion comprend des dopants de type N et est disposée sur la région tampon faiblement dopée, entre la région de type P et la région de puits N, reliant la région de puits P et la région de puits N. La fourniture de la région tampon faiblement dopée conjointement avec la région de connexion peut réduire significativement le courant de fuite dans les finfet NMOS.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)