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1. (WO2018233950) SEMICONDUCTOR CHIP HAVING INTERNAL TERRACE-LIKE STEPS, AND METHOD FOR PRODUCING A SEMICONDUCTOR CHIP
국제사무국에 기록된 최신 서지정보정보 제출

공개번호: WO/2018/233950 국제출원번호: PCT/EP2018/062978
공개일: 27.12.2018 국제출원일: 17.05.2018
IPC:
H01L 33/00 (2010.01) ,H01L 33/14 (2010.01) ,H01L 33/20 (2010.01) ,H01L 33/38 (2010.01) ,H01L 33/24 (2010.01) ,H01L 33/32 (2010.01) ,H01L 33/16 (2010.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
02
반도체 몸체에 특징이 있는 것
14
케리어 전송을 제어할 수 있는 구조를 가짐, 예. 고농도 도핑된 반도체 또는 전류 제한층 구조
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
02
반도체 몸체에 특징이 있는 것
20
특이 형상을 가짐, 예. 만곡되거나 절단된 기판
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
36
전극에 특징부가 있는 것
38
특이한 형상을 가짐
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
02
반도체 몸체에 특징이 있는 것
20
특이 형상을 가짐, 예. 만곡되거나 절단된 기판
24
발광 영역에서의, 예. 비평면 접합
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
02
반도체 몸체에 특징이 있는 것
26
발광 영역을 구성하는 재료
30
주기율표에서 3족과 5족 원소만을 포함
32
질소를 포함
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
33
광, 예, 적외광, 의 방출에 특별히 적용되는 적어도 한개의 전위 장벽 또는 표면 장벽을 가지는 반도체 장치;그들 장치 또는 그 부품의 제조, 또는 처리에 특별히 적용되는 방법 또는 장치;그들 장치의 세부 '
02
반도체 몸체에 특징이 있는 것
16
특이한 결정 구조 또는 결정 방향, 예. 다결정, 비정질, 다공질
출원인:
OSRAM OPTO SEMICONDUCTORS GMBH [DE/DE]; Leibnizstr. 4 93055 Regensburg, DE
발명자:
TONKIKH, Alexander; DE
대리인:
ZUSAMMENSCHLUSS NR. 175 - EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; Schloßschmidstr. 5 80639 München, DE
우선권 정보:
10 2017 113 383.619.06.2017DE
발명의 명칭: (DE) HALBLEITERCHIP MIT INNEREN TERRASSENÄHNLICHEN STUFEN UND VERFAHREN ZUR HERSTELLUNG EINES HALBLEITERCHIPS
(EN) SEMICONDUCTOR CHIP HAVING INTERNAL TERRACE-LIKE STEPS, AND METHOD FOR PRODUCING A SEMICONDUCTOR CHIP
(FR) PUCE SEMI-CONDUCTRICE COMPRENANT DES PALIERS INTÉRIEURS SIMILAIRES À DES TERRASSES ET PROCÉDÉ DE FABRICATION D'UNE PUCE SEMI-CONDUCTRICE
요약서:
(DE) Es wird ein Halbleiterchip (10) mit einem Halbleiterkörper (2), einer Stromaufweitungsschicht (3) und einer Kontaktstruktur (4) angegeben, wobei der Halbleiterkörper eine erste Halbleiterschicht (21), eine zweite Halbleiterschicht (22) und eine dazwischenliegende aktive Schicht (23) umfasst und die Stromaufweitungsschicht in vertikaler Richtung zwischen der Kontaktstruktur und dem Halbleiterkörper angeordnet ist. Der Halbleiterkörper weist eine Mehrzahl von inneren Stufen (24) auf, die terrassenähnlich ausgebildet sind, wobei die Kontaktstruktur eine Mehrzahl von Leiterbahnen (42) umfasst, die hinsichtlich deren lateraler Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen derart angeordnet sind, dass eine Stromaufweitung entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist. Des Weiteren wird ein Verfahren zur Herstellung eines solchen Halbleiterchips angegeben.
(EN) A semiconductor chip (10) comprising a semiconductor body (2), a current spreading layer (3) and a contact structure (4) is specified, wherein the semiconductor body comprises a first semiconductor layer (21), a second semiconductor layer (22) and an intervening active layer (23), and the current spreading layer is arranged in a vertical direction between the contact structure and the semiconductor body. The semiconductor body has a plurality of internal steps (24) configured in a terrace-like manner, wherein the contact structure comprises a plurality of conductor tracks (42) which are arranged with regard to the lateral orientations thereof in relation to the lateral orientations of the internal steps in such a way that current spreading along the internal steps is promoted vis-à-vis current spreading transversely with respect to the internal steps. Furthermore, a method for producing such a semiconductor chip is specified.
(FR) L'invention concerne une puce semi-conductrice (10) pourvue d'un corps semi-conducteur (2) d'une couche d'étalement de courant (3) et d'une structure de contact (4). Le corps semi-conducteur comprend une première couche semi-conductrice (21), une deuxième couche semi-conductrice (22) et une couche active (23) intercalée entre ces dernières. La couche d'étalement de courant est disposée dans une direction verticale entre la structure de contact et le corps semi-conducteur. Le corps semi-conducteur comporte une multitude de paliers (24) intérieurs qui sont réalisés de manière similaire à des terrasses. La structure de contact comprend une multitude de pistes conductrices (42) qui sont disposées, eu égard à leurs orientations latérales, par rapport aux orientations latérales des paliers intérieurs de telle manière qu'un étalement de courant est favorisé le long des paliers intérieurs par rapport à un étalement de courant de manière transversale par rapport aux paliers intérieurs. L’invention concerne par ailleurs un procédé de fabrication d'une puce semi-conductrice de ce type.
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아프리카 지식재산권기구(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 독일어 (DE)
출원언어: 독일어 (DE)