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1. (WO2018193699) SEMICONDUCTOR STORAGE CIRCUIT, SEMICONDUCTOR STORAGE APPARATUS, AND DATA DETECTION METHOD
국제사무국에 기록된 최신 서지정보정보 제출

공개번호: WO/2018/193699 국제출원번호: PCT/JP2018/005541
공개일: 25.10.2018 국제출원일: 16.02.2018
IPC:
G11C 11/419 (2006.01) ,G11C 7/12 (2006.01) ,G11C 7/18 (2006.01)
G SECTION G — 물리학
11
정보저장
C
정적기억
11
특정의 전기적 또는 자기적 기억소자의 사용에 따라 특징지워지는 디지털 기억장치; 그를 위한 기억소자
21
전기적 소자를 사용하는 것
34
반도체장치를 사용하는 것
40
트랜지스터를 사용하는 것
41
정궤환으로 셀을 형성하는 것, 즉 재충전 또는 전하 재발생을 필요로 하지 않는 셀, 예. 쌍안정 멀티바이브레이터나 슈미트 트리거
413
보조 회로들, 예. 어드레싱, 디코딩, 드라이빙, 라이팅, 센싱, 타이밍 혹은 전력감소
417
전계효과형의 메모리 셀
419
읽기 쓰기 회로들
G SECTION G — 물리학
11
정보저장
C
정적기억
7
디지털 기억장치에 정보를 써넣거나 또는 디지털 기억장치로부터 정보를 판독하는 장치
12
비트라인 제어 회로, 예. 비트라인의 드라이버, 부스터, 풀업 회로, 프리차징 회로, 등화 회로
G SECTION G — 물리학
11
정보저장
C
정적기억
7
디지털 기억장치에 정보를 써넣거나 또는 디지털 기억장치로부터 정보를 판독하는 장치
18
비트라인 구성; 비트라인 레이아웃
출원인:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
발명자:
山上 由展 YAMAGAMI Yoshinobu; --
대리인:
特許業務法人前田特許事務所 MAEDA & PARTNERS; 大阪府大阪市北区堂島浜1丁目2番1号 新ダイビル23階 Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
우선권 정보:
2017-08364820.04.2017JP
발명의 명칭: (EN) SEMICONDUCTOR STORAGE CIRCUIT, SEMICONDUCTOR STORAGE APPARATUS, AND DATA DETECTION METHOD
(FR) CIRCUIT DE STOCKAGE À SEMI-CONDUCTEURS, APPAREIL DE STOCKAGE À SEMI-CONDUCTEURS ET PROCÉDÉ DE DÉTECTION DE DONNÉES
(JA) 半導体記憶回路、半導体記憶装置及びデータ検出方法
요약서:
(EN) A conductor storage circuit (A) has: a first precharging transistor (P11) and a plurality of first memory cells (MC) that are connected to a first local read-bit line; and a second precharging transistor (P12) and a plurality of second memory cells (MC) that are connected to a second local read-bit line. A signal generated in response to a signal outputted to the first and second local read-bit lines is outputted to a global read-bit line through a gate circuit and an output circuit. First transistors (P31, P32) having respective gates connected to the output of the gate circuit are provided between the first and second local read-bit lines.
(FR) L"invention concerne un circuit de stockage de conducteur (A) qui comprend : un premier transistor de préchargement (P11) et une pluralité de premières cellules de mémoire (MC) qui sont reliées à une première ligne de lecture bits locale ; et un second transistor de préchargement (P12) et une pluralité de secondes cellules de mémoire (MC) qui sont reliées à une seconde ligne de lecture bits locale. Un signal généré en réponse à un signal émis vers les première et seconde lignes de lecture bits locales est délivré en sortie à une ligne de lecture bits globale par l'intermédiaire d'un circuit de grille et d'un circuit de sortie. Des premiers transistors (P31, P32) comportant des grilles respectives reliées à la sortie du circuit de grille sont disposés entre les première et seconde lignes de lecture bits locales.
(JA) 導体記憶回路(A)は、第1のローカルリードビット線に接続された複数の第1のメモリセル(MC)および第1のプリチャージトランジスタ(P11)と、第2のローカルリードビット線に接続された複数の第2のメモリセル(MC)および第2のプリチャージトランジスタ(P12)とを有する。そして、第1のおよび第2のローカルリードビット線に出力される信号に応じた信号がゲート回路および出力回路を経由してグローバルリードビット線に出力される。第1および第2のローカルリードビット線の間には、ゲートがゲート回路の出力に接続された第1のトランジスタ(P31,P32)が設けられている。
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공개언어: 일본어 (JA)
출원언어: 일본어 (JA)