이 애플리케이션의 일부 콘텐츠는 현재 사용할 수 없습니다.
이 상황이 계속되면 다음 주소로 문의하십시오피드백 및 연락
1. (WO2018125159) SEMICONDUCTOR PACKAGE HAVING SINGULAR WIRE BOND ON BONDING PADS
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2018/125159 국제출원번호: PCT/US2016/069304
공개일: 05.07.2018 국제출원일: 29.12.2016
IPC:
H01L 25/065 (2006.01) ,H01L 23/00 (2006.01) ,H01L 23/31 (2006.01) ,H01L 23/498 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
25
복수의 개별 반도체 또는 다른 고체장치로 구성된 조립체
03
장치가 모두 그룹 H01L 27/00 ~ H01L 51/00의 동일 서브그룹에 분류되는 형식의 것, 예. 정류다이오드의 조립체
04
개별의 용기가 없는 것
065
장치가 그룹 H01L 27/00으로 분류되는 형식의 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
28
봉함(Encapsulation), 예. 봉함층, 피복(coating)
31
배열에 특징이 있는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
48
동작중의 고체본체에서 또는 고체본체로 전류를 흐르게 하기 위한 배열, 예. 리이드 또는 단자배열
488
납땜(soldered)구조 또는 본딩(bonded)구조로 이루어진 것
498
절연기판상의 리드
출원인:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
발명자:
XU, Yi; US
대리인:
BRASK, Justin, K.; US
우선권 정보:
발명의 명칭: (EN) SEMICONDUCTOR PACKAGE HAVING SINGULAR WIRE BOND ON BONDING PADS
(FR) BOÎTIER DE SEMICONDUCTEUR AYANT UNE LIAISON FILAIRE SINGULIÈRE SUR DES PLOTS DE CONNEXION
요약서:
(EN) Semiconductor packages including active die stacks, and methods of fabricating such semiconductor packages, are described. In an example, a semiconductor package includes an active die having a top surface covered by a molding compound, and a bonding pad attached to only one interconnect wire. A method of fabricating the semiconductor package includes bridging a pair of dies stacks by the interconnect wire, and dividing the interconnect wire to form separate wire segments attached to respective die stacks.
(FR) L'invention concerne des boîtiers de semiconducteur comprenant des empilements de puces actives, et des procédés de fabrication de tels boîtiers de semiconducteurs. Dans un exemple, un boîtier de semiconducteur comprend une puce active ayant une surface supérieure recouverte par un composé de moulage, et un plot de connexion fixé à un seul fil d'interconnexion. Un procédé de fabrication du boîtier de semiconducteur consiste à ponter une paire d'empilements de puces par le fil d'interconnexion, et à diviser le fil d'interconnexion pour former des segments de fil séparés fixés à des empilements de puces respectifs.
front page image
지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)