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1. (WO2018123823) MANUFACTURING METHOD FOR COLUMNAR SEMICONDUCTOR DEVICE
국제사무국에 기록된 최신 서지정보정보 제출

공개번호: WO/2018/123823 국제출원번호: PCT/JP2017/046000
공개일: 05.07.2018 국제출원일: 21.12.2017
IPC:
H01L 21/8244 (2006.01) ,H01L 27/11 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
70
하나의 공통기판상 또는 기판내에 형성된 복수의 고체구성부품 또는 집적회로로 이루어진 장치 그에 대한 특정부품의 제조 또는 처리; 집적회로장치 또는 그에 대한 특정부품의 제조.
77
하나의 공통기판상 혹은 기판내에 형성된 복수의 고체구성부품 또는 집적회로로 이루어진 장치의 제조 또는 처리
78
상기기판을 복수의 개별장치로 분할
82
복수의 구성부품으로 각각 구성된 장치(예. 집적회로)의 생성
822
기판이 실리콘 기술을 이용한 반도체인 것
8232
전계효과 관련 기술
8234
MIS 관련 기술
8239
메모리 구조체
8244
......... SRAM(Static Random Access Memory) 구조체
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
27
하나의 공통기판내 또는 기판상에 형성된 복수의 반도체구성부품 또는 기타 고체구성부품으로 구성된 장치
02
정류, 발진, 증폭 또는 스위칭에 특별히 적용되는 반도체 구성부품을 포함하고 적어도 하나의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 하나의 전위 장벽 또는 표면 장벽을 가지는 집적화 된 수동 회로 소자를 포함하는 것
04
기판이 하나의 반도체본체로 되어 있는 것
10
복수의 개개의 구성부품을 반복한 형태로 포함하는 것
105
전계효과 구성부품을 포함하는 것
11
스태틱(정적) 랜덤 액세스 메모리(SRAM)구조
출원인:
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; ノースブリッジロード 111、ペニンシュラ プラザ #16-04 111, North Bridge Road, #16-04, Peninsula Plaza 179098, SG (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JO, JP, KE, KG, KH, KM, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
舛岡 富士雄 MASUOKA Fujio [JP/JP]; JP (US)
原田 望 HARADA Nozomu [JP/JP]; JP (US)
中村 広記 NAKAMURA Hiroki [JP/JP]; JP (US)
マタニア フィリップ MATAGNE Phillipe [BE/BE]; BE (US)
菊池 善明 KIKUCHI Yoshiaki [JP/BE]; BE (US)
발명자:
舛岡 富士雄 MASUOKA Fujio; JP
原田 望 HARADA Nozomu; JP
中村 広記 NAKAMURA Hiroki; JP
マタニア フィリップ MATAGNE Phillipe; BE
菊池 善明 KIKUCHI Yoshiaki; BE
대리인:
田中 伸一郎 TANAKA Shinichiro; JP
弟子丸 健 DESHIMARU Takeshi; JP
▲吉▼田 和彦 YOSHIDA Kazuhiko; JP
大塚 文昭 OHTSUKA Fumiaki; JP
西島 孝喜 NISHIJIMA Takaki; JP
須田 洋之 SUDA Hiroyuki; JP
上杉 浩 UESUGI Hiroshi; JP
近藤 直樹 KONDO Naoki; JP
우선권 정보:
PCT/JP2016/08912928.12.2016JP
발명의 명칭: (EN) MANUFACTURING METHOD FOR COLUMNAR SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR EN COLONNES
(JA) 柱状半導体装置の製造方法
요약서:
(EN) Provided is a manufacturing method for a columnar semiconductor device, the method including a step for: forming a circular belt-shaped SiO2 layer surrounding the side faces of a P+ layer 38a and N+ layers 38b, 8c formed on a Si column 6b by epitaxial crystal growth, and an AlO layer 51 on the outer peripheral section surrounding the SiO2 layer; forming belt-shaped contact holes by etching the belt-shaped SiO2 layer with the AlO layer 51 as a mask; and forming belt-shaped W layers 52c, 52d, 52e (including buffer conductor layers) at equal widths in a plan view contacting the side faces of the tops of the P+ layer 38a and N+ layers 38b, 8c by embedding the W layers 52c, 52d, 52e into the contact holes.
(FR) L'invention concerne un procédé de fabrication d'un dispositif à semi-conducteur en colonnes, le procédé comprenant des étapes consistant à: former une couche circulaire de SiO2 en forme de ceinture entourant les faces latérales d'une couche P+ 38a et de couches N+ 38b, 8c formées sur une colonne de Si 6b par croissance épitaxiale de cristaux, et une couche d'AlO 51 sur la section périphérique extérieure entourant la couche de SiO2; former des trous de contact en forme de ceinture en gravant la couche de SiO2 en forme de ceinture, la couche d'AlO 51 servant de masque; et former des couches de W 52c, 52d, 52e en forme de ceinture (comprenant des couches conductrices tampons), de largeurs égales dans une vue en plan, en contact avec les faces latérales des parties supérieures de la couche P+ 38a et des couches N+ 38b, 8c en encastrant les couches de W 52c, 52d, 52e dans les trous de contact.
(JA) 柱状半導体装置の製造方法は、Si柱6b上にエピタキシャル結晶成長により形成されたP+層38a、N+層38b、8cの側面を囲んだ円帯状のSiO2層と、これを囲んだ外周部にAlO層51と、を形成し、このAlO層51をマスクに円帯状SiO2層をエッチングして、円帯状のコンタクトホールを形成し、このコンタクトホールにW層52c、52d、52eを埋め込むことにより、P+層38a、N+層38b、8cの頂部の側面に接して、平面視において、等幅で、円帯状のW層52c、52d、52e(バッファ導体層を含む)を形成する工程を有する。
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지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
아프리카 지식재산권기구(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 일본어 (JA)
출원언어: 일본어 (JA)