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1. (WO2018106233) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
국제사무국에 기록된 최신 서지정보   

공개번호: WO/2018/106233 국제출원번호: PCT/US2016/065423
공개일: 14.06.2018 국제출원일: 07.12.2016
IPC:
H01L 27/02 (2006.01) ,G06F 17/50 (2006.01) ,G06F 13/40 (2006.01) ,H01L 23/528 (2006.01) ,H01L 23/538 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
27
하나의 공통기판내 또는 기판상에 형성된 복수의 반도체구성부품 또는 기타 고체구성부품으로 구성된 장치
02
정류, 발진, 증폭 또는 스위칭에 특별히 적용되는 반도체 구성부품을 포함하고 적어도 하나의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 하나의 전위 장벽 또는 표면 장벽을 가지는 집적화 된 수동 회로 소자를 포함하는 것
G SECTION G — 물리학
06
산술논리연산; 계산; 계수
F
전기에 의한 디지털 데이터처리
17
디지털 컴퓨팅 또는 데이터 프로세싱 장비, 방법으로서 특정 기능을 위해 특히 적합한 형태의 것
50
컴퓨터를 이용한 설계
G SECTION G — 물리학
06
산술논리연산; 계산; 계수
F
전기에 의한 디지털 데이터처리
13
기억장치, 입력/출력장치 또는 중앙처리장치 사이의 정보 또는 다른 신호의 상호접속 또는 전송
38
정보전송, 예. 버스상에서
40
버스구조
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
52
동작중의 장치 하나의 구성부품으로부터 다른 구성부품으로 전류를 흐르게 하는 배열
522
반도체본체상에 분리할 수 없는 형태로 이루어진 전도층과 절연층이 다층으로 구성된 외부와의 상호배선을 포함하는 것
528
상호배선 구조의 레이아웃(Layout)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
52
동작중의 장치 하나의 구성부품으로부터 다른 구성부품으로 전류를 흐르게 하는 배열
538
절연기판상 또는 내에 형성되는 반도체칩들 간의 상호연결구조
출원인:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
발명자:
MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
BOHR, Mark T.; US
GHANI, Tahir; US
MEHANDRU, Rishabh; US
KUMAR, Ranjith; US
대리인:
HOWARD, James M.; US
우선권 정보:
발명의 명칭: (EN) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC TRACÉ DE TRACE MÉTALLIQUE CRÉNELÉ
요약서:
(EN) Integrated circuit (IC) cell architectures including a crenellated interconnect trace layout. A crenellated trace layout may be employed where an IC cell includes transistor having a source/drain terminal interconnected through a back-side (3D) routing scheme that reduces front-side routing density for a given transistor footprint. In the crenellated layout, adjacent interconnect traces or tracks may have their ends staggered according to a crenellation phase for the cell. Crenellated tracks may intersect one cell boundary with adjacent tracks intersecting an opposite cell boundary. Track ends may be offset by at least the width of an underlying orthogonal interconnect trace. Crenellated track ends may be offset by the width of an underlying orthogonal interconnect trace and half a spacing between adjacent orthogonal interconnect traces.
(FR) L'invention concerne des architectures de cellules de circuit intégré (CI) comprenant un tracé de trace d'interconnexion crénelé. Un tracé de trace crénelé peut être utilisé lorsqu'une cellule de circuit intégré comprend un transistor ayant une borne de source/drain interconnectée par l'intermédiaire d'un schéma de routage côté arrière (3D) qui réduit la densité de routage côté avant pour une empreinte de transistor donnée. Dans le tracé crénelé, des traces ou pistes d'interconnexion adjacentes peuvent avoir leurs extrémités décalées selon une phase de créneaux pour la cellule. Des pistes crénelées peuvent couper une limite de cellule avec des pistes adjacentes croisant une limite de cellule opposée. Les extrémités de piste peuvent être décalées d'au moins la largeur d'une trace d'interconnexion orthogonale sous-jacente. Les extrémités de piste crénelée peuvent être décalées par la largeur d'une trace d'interconnexion orthogonale sous-jacente et la moitié d'un espacement entre des traces d'interconnexion orthogonales adjacentes.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)