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1. (WO2018093515) MICROELECTRONIC DEVICE PACKAGE HAVING ALTERNATELY STACKED DIE
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2018/093515 국제출원번호: PCT/US2017/056998
공개일: 24.05.2018 국제출원일: 17.10.2017
IPC:
H01L 25/065 (2006.01) ,H01L 25/07 (2006.01) ,H01L 23/48 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
25
복수의 개별 반도체 또는 다른 고체장치로 구성된 조립체
03
장치가 모두 그룹 H01L 27/00 ~ H01L 51/00의 동일 서브그룹에 분류되는 형식의 것, 예. 정류다이오드의 조립체
04
개별의 용기가 없는 것
065
장치가 그룹 H01L 27/00으로 분류되는 형식의 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
25
복수의 개별 반도체 또는 다른 고체장치로 구성된 조립체
03
장치가 모두 그룹 H01L 27/00 ~ H01L 51/00의 동일 서브그룹에 분류되는 형식의 것, 예. 정류다이오드의 조립체
04
개별의 용기가 없는 것
07
장치가 그룹 29/00으로 분류되는 형식의 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
48
동작중의 고체본체에서 또는 고체본체로 전류를 흐르게 하기 위한 배열, 예. 리이드 또는 단자배열
출원인:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
발명자:
CHEAH, Bok Eng; MY
LIM, Min Suet; MY
KONG, Jackson Chung Peng; MY
대리인:
PERDOK, Monique M.; US
ARORA, Suneel / U.S. Reg. No. 42,267; US
BEEKMAN, Marvin / U.S. Reg. No. 38,377; US
BLACK, David W. / U.S. Reg. No. 42,331; US
GOULD, James R. / U.S. Reg. No. 72,086; US
SCHEER, Bradley W. / U.S. Reg. No. 47,059; US
WOO, Justin N. / U.S. Reg. No. 62,686; US
우선권 정보:
15/354,29117.11.2016US
발명의 명칭: (EN) MICROELECTRONIC DEVICE PACKAGE HAVING ALTERNATELY STACKED DIE
(FR) BOÎTIER DE DISPOSITIF MICROÉLECTRONIQUE AYANT UNE PUCE EMPILÉE EN ALTERNANCE
요약서:
(EN) A microelectronic device package including multiple layers of stacked die. Multiple die layers in the package can include two or more die. At least two die in a first layer will be laterally spaced from one another to define a first gap extending in a first direction; and at least two die in a second layer will be laterally spaced from one another to define a second gap extending in a second direction that is angularly offset from the first direction. The first and second directions can be perpendicular to one another.
(FR) L'invention concerne un boîtier de dispositif microélectronique comprenant de multiples couches de puces empilées. De multiples couches de puce dans le boîtier peuvent comprendre deux puces ou plus. Au moins deux puces dans une première couche seront espacées latéralement l'une de l'autre pour définir un premier espace s'étendant dans une première direction; et au moins deux puces dans une seconde couche seront latéralement espacées les unes des autres pour définir un second espace s'étendant dans une seconde direction qui est décalée angulairement par rapport à la première direction. Les première et seconde directions peuvent être perpendiculaires l'une à l'autre.
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지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)