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1. (WO2017177080) FLAT NO-LEADS PACKAGE WITH IMPROVED CONTACT LEADS
국제사무국에 기록된 최신 서지정보    정보 제출

공개번호: WO/2017/177080 국제출원번호: PCT/US2017/026500
공개일: 12.10.2017 국제출원일: 07.04.2017
IPC:
H01L 23/495 (2006.01) ,H01L 23/31 (2006.01) ,H01L 21/48 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
48
동작중의 고체본체에서 또는 고체본체로 전류를 흐르게 하기 위한 배열, 예. 리이드 또는 단자배열
488
납땜(soldered)구조 또는 본딩(bonded)구조로 이루어진 것
495
리드 프레임(lead-fram)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
23
반도체 또는 다른 고체장치의 세부
28
봉함(Encapsulation), 예. 봉함층, 피복(coating)
31
배열에 특징이 있는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
48
부품의 제조 또는 처리(예: 용기), 장치의 조립에 앞서, H01L21/06~H01L21/326 그룹중 어디에도 규정되지 않는 공정을 사용.
출원인:
MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Blvd. Chandler, Arizona 85224-6199, US
발명자:
KITNARONG, Rangsun; TH
PUNYAPOR, Prachit; TH
POOLSUP, Pattarapon; TH
KUMSAI, Swat; TH
대리인:
SLAYDEN, Bruce W., II; US
우선권 정보:
15/480,66106.04.2017US
62/319,51207.04.2016US
발명의 명칭: (EN) FLAT NO-LEADS PACKAGE WITH IMPROVED CONTACT LEADS
(FR) CONDITIONNEMENT PLAT SANS CONDUCTEURS À CONDUCTEURS DE CONTACT AMÉLIORÉS
요약서:
(EN) According to an embodiment of the present disclosure, a method for manufacturing an integrated circuit (IC) device may include mounting an IC chip onto a center support structure of a leadframe. The leadframe may include: a plurality of pins extending from the center support structure; a groove running perpendicular to the individual pins of the plurality of pins around the center support structure; and a bar connecting the plurality of pins remote from the center support structure. The method may further include: bonding the IC chip to at least some of the plurality of pins; encapsulating the leadframe and bonded IC chip, including filling the groove with encapsulation compound; removing the encapsulation compound from the groove, thereby exposing at least a portion of the individual pins of the plurality of pins; plating the exposed portion of the plurality of pins; and cutting the IC package free from the bar by sawing through the encapsulated lead frame along the groove using a first saw width less than a width of the groove.
(FR) Selon un mode de réalisation, la présente invention concerne un procédé de fabrication d'un dispositif de circuit intégré (CI) qui peut consister à monter une puce de CI sur une structure centrale de support d'une grille de connexion. La grille de connexion peut inclure : une pluralité de broches s'étendant depuis la structure centrale de support; une rainure tracée perpendiculairement aux broches individuelles de la pluralité de broches autour de la structure centrale de support; et une barre connectant la pluralité de broches éloignées de la structure centrale de support. Le procédé peut consister en outre : à souder la puce de CI à au moins des broches de la pluralité de broches; à encapsuler la grille de connexion et la puce de CI soudée, ce qui consiste à remplir la rainure d'un composé d'encapsulation; à retirer le composé d'encapsulation de la rainure, découvrant ainsi au moins une partie des broches individuelles de la pluralité de broches; à plaquer la partie découverte de la pluralité de broches; et à libérer le conditionnement de CI de la barre en sciant à travers la grille de connexion encapsulée le long de la rainure au moyen d'une première largeur de scie inférieure à une largeur de la rainure.
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유라시아 특허청 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 영어 (EN)
출원언어: 영어 (EN)