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1. (WO2017002384) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
국제사무국에 기록된 최신 서지정보

공개번호: WO/2017/002384 국제출원번호: PCT/JP2016/053541
공개일: 05.01.2017 국제출원일: 05.02.2016
IPC:
H01L 21/336 (2006.01) ,C23C 14/08 (2006.01) ,C23C 14/58 (2006.01) ,H01L 21/363 (2006.01) ,H01L 29/786 (2006.01)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
334
유니폴라(unipolar)형 장치를 제조하기 위한 다단계공정
335
전계효과 트랜지스터(FET)
336
절연게이트를 갖는 것
C SECTION C — 화학; 야금
23
금속재료의 피복; 금속 피복재료; 화학적 표면처리; 금속재료의 확산처리; 진공증착, 스퍼터링(SPUTTERING), 이온주입 또는 화학증착에 의한 피복 일반; 금속재료의 방식 또는 이물질 형성 방지 일반
C
금속재료의 피복; 금속 피복재료; 표면 확산, 화학적 전환 또는 치환에 의한 금속재료의 표면처리; 진공증착, 스퍼터링, 이온주입 또는 화학증착에 의한 피복, 일반
14
피복형성재료의 진공증착, 스퍼터링, 또는 이온주입에 의한 피복
06
.피복재료에 특징이 있는 것
08
산화물
C SECTION C — 화학; 야금
23
금속재료의 피복; 금속 피복재료; 화학적 표면처리; 금속재료의 확산처리; 진공증착, 스퍼터링(SPUTTERING), 이온주입 또는 화학증착에 의한 피복 일반; 금속재료의 방식 또는 이물질 형성 방지 일반
C
금속재료의 피복; 금속 피복재료; 표면 확산, 화학적 전환 또는 치환에 의한 금속재료의 표면처리; 진공증착, 스퍼터링, 이온주입 또는 화학증착에 의한 피복, 일반
14
피복형성재료의 진공증착, 스퍼터링, 또는 이온주입에 의한 피복
58
.후처리
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
34
불순물 물질(예. 도우핑물질)의 존재유무에 관계 없이 21/06, 21/16, 21/18에 분류되지 않은 반도체본체를 갖는 장치
36
기판상에 반도체물질의 증착, 예. 에피택셜 성장
363
물리적 증착을 이용하는 것, 예. 진공증착, 스퍼터링(Sputtering)
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
66
반도체장치의 형(types)
68
정류, 증폭 또는 스위칭 되는 전류가 흐르지 않는 하나의 전극에 단지 전위를 부여하거나, 단지 전류을 제공하는 것만으로 제어되는 것
76
유니폴라(unipolar) 장치
772
전계 효과 트랜지스터
78
절연된 게이트에 의해 발생되는 전계효과를 갖는 것
786
박막트랜지스터(thin-film transistors)
출원인:
住友電気工業株式会社 SUMITOMO ELECTRIC INDUSTRIES, LTD. [JP/JP]; 大阪府大阪市中央区北浜四丁目5番33号 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041, JP
발명자:
宮永 美紀 MIYANAGA, Miki; JP
綿谷 研一 WATATANI, Kenichi; JP
粟田 英章 AWATA, Hideaki; JP
대리인:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島二丁目2番7号 中之島セントラルタワー Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
우선권 정보:
2015-13371702.07.2015JP
발명의 명칭: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体デバイスおよびその製造方法
요약서:
(EN) Provided is a semiconductor device that includes: a gate electrode (2); a channel layer (7) that is disposed in a region directly below or directly above the gate electrode (2); a source electrode (5) and drain electrode (6), which are disposed in contact with the channel layer (7); and a first insulating layer (3) that is disposed between the gate electrode (2) and the channel layer (7). The channel layer (7) includes a first oxide semiconductor, the source electrode (5) and/or drain electrode (6) includes a second oxide semiconductor, and the first oxide semiconductor and the second oxide semiconductor contain indium, tungsten, and zinc. A method for manufacturing the semiconductor device is also provided.
(FR) L'invention concerne un dispositif à semi-conducteurs qui comprend : une électrode de grille (2); une couche de canal (7) qui est disposée dans une région directement au-dessous ou directement au-dessus de l'électrode de grille (2); une électrode de source (5) et une électrode de drain (6) qui sont disposées en contact avec la couche de canal (7); et une première couche isolante (3) qui est disposée entre l'électrode de grille (2) et la couche de canal (7). La couche de canal (7) comprend un premier oxyde semi-conducteur, l'électrode de source (5) et/ou l'électrode de drain (6) comprend un second oxyde semi-conducteur, et le premier et le second oxyde semi-conducteur contiennent de l'indium, du tungstène et du zinc. La présente invention concerne également un procédé de fabrication du dispositif à semi-conducteurs.
(JA) ゲート電極(2)と、ゲート電極(2)の直下領域または直上領域に配置されるチャネル層(7)と、チャネル層(7)に接して配置されるソース電極(5)およびドレイン電極(6)と、ゲート電極(2)とチャネル層(7)との間に配置される第1絶縁層(3)とを含み、チャネル層(7)は第1酸化物半導体を含み、ソース電極(5)およびドレイン電極(6)の少なくとも一方は第2酸化物半導体を含み、第1酸化物半導体および第2酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する半導体デバイス、ならびにその製造方法が提供される。
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지정국: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
아프리카지역 지식재산권기구(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
유라시아 특허청(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
유럽 특허청(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
아프리카 지식재산권기구(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
공개언어: 일본어 (JA)
출원언어: 일본어 (JA)
또한로 출판 됨:
EP3159918KR1020170032430CN106796888US20170222058