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1. (WO2004040824) A MULTI-RATE, MULTI-PORT, GIGABIT SERDES TRANSCEIVER
국제사무국에 기록된 최신 서지정보   

공개번호: WO/2004/040824 국제출원번호: PCT/US2003/034234
공개일: 13.05.2004 국제출원일: 29.10.2003
IPC:
G06F 3/00 (2006.01)
G SECTION G — 물리학
06
산술논리연산; 계산; 계수
F
전기에 의한 디지털 데이터처리
3
컴퓨터로 처리할 수 있는 형식으로 전송된 데이터를 변환하는 입력기구; 처리장치로부터 출력장치로 데이터를 전송하기 위한 출력기구, 예. 인터페이스 기구
출원인:
BROADCOM CORPORATION [US/US]; 16215 Alton Parkway Irvine, CA 92618-3616, US
발명자:
BAUMER, Howard, A.; US
대리인:
SOKOHL, Robert, E. ; Sterne, Kessler, Goldstein & Fox P.L.L.C. 1100 New York Avenue, N.W. Washington, DC 20005-3934, US
우선권 정보:
60/421,78029.10.2002US
발명의 명칭: (EN) A MULTI-RATE, MULTI-PORT, GIGABIT SERDES TRANSCEIVER
(FR) EMETTEUR-RECEPTEUR SERDES GIGABIT A VITESSES MULTIPLES ET PORTS MULTIPLES
요약서:
(EN) A multi-port Serdes transceiver (400) includes multiple parallel ports (102) and serial ports (104) and includes the flexibility to connect any one of the parallel ports to another parallel port or to a serial port, or both. Furthermore, the multi-port transceiver chip (400) can connect any one of serial ports (104) to another serial port or to one of the parallel ports (102). The substrate layout of the multi-port Serdes transceiver chip (400) is configured so that the parallel ports (102) and the serial ports (104) are on the outer perimeter of the substrate. A logic core is at the center of the substrate, where the logic core operates the serial and parallel data ports, and the bus that connects the data ports. The bus (106) can be described as a 'ring' structure (or donut 'structure') around the logic core, and is configured between the logic core and the data ports. The ring structure of the bus provides efficient communication between the logic core and the various data ports.
(FR) La présente invention concerne un émetteur-récepteur Serdes à ports multiples comprenant de multiples ports parallèles et ports séries, et ayant une flexibilité qui lui permet de connecter l'un quelconque des ports parallèles à un autre port parallèle ou à un port série, ou les deux. De plus, la puce de l'émetteur-récepteur à ports multiples peut connecter l'un quelconque des ports série à un autre port série ou à l'un des ports parallèles. La topologie de substrat de la puce de l'émetteur-récepteur Serdes à ports multiples est conçue de sorte que les ports parallèles et les ports série se trouvent sur la périphérie extérieure du substrat. Un coeur logique se trouve au centre du substrat, le coeur logique faisant fonctionner les ports de données parallèles et série, et le bus qui connecte les ports de données. Le bus peut être décrit en tant que structure 'annulaire' (ou structure 'donut' / en forme de beignet) autour du coeur logique, et est disposé entre le coeur logique et les ports de données. La structure annulaire du bus permet une communication efficace entre le coeur logique et les différents ports de données.
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지정국: 유럽 특허청(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
공개언어: 영어 (EN)
출원언어: 영어 (EN)