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1. (WO1998027583) ELECTRONIC DEVICES AND THEIR MANUFACTURE
국제사무국에 기록된 최신 서지정보

공개번호: WO/1998/027583 국제출원번호: PCT/IB1997/001529
공개일: 25.06.1998 국제출원일: 04.12.1997
IPC:
G02F 1/1368 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/45 (2006.01) ,H01L 29/49 (2006.01)
G SECTION G — 물리학
02
광학
F
광의 강도, 색, 위상, 편광 또는 방향의 제어를 위한 장치 또는 배치, 예. 스위칭, 게이팅, 변조 또는 복조, 의 매체의 광학적성질이 변화에 의하여 광학적 작용이 변화하는 장치 또는 배치; 그와 같은 동작을 위한 기술 또는 처리; 주파수변환; 비선형 광학; 광학적 논리소자; 광학적 아날로그/디지털 변환기
1
독립된 광원으로부터 도달한 광의 강도, 색, 위상, 편광 또는 방향의 제어를 위한 장치 또는 배치, 예. 스위칭, 게이팅 또는 변조 비선형 광학
01
강도, 위상, 편광 또는 색의 제어를 위한 것
13
액정에 기초한 것, 예. 하나의 액정 표시 셀
133
구조배치 ; 액정셀의 작동 ; 회로배치
136
반도체층 또는 기판과 구조적으로 결합된 액정셀, 예. 집적회로의 일부를 구성하는 셀
1362
능동매트릭스 어드레스 셀(active matrix addressed cells)
1368
스위칭 소자가 3단자 장치인 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
21
반도체 장치 또는 고체 장치 또는 그러한 부품의 제조 또는 처리에 특별히 적용되는 방법 또는 장비
02
반도체장치 또는 그 부품의 제조나 처리
04
적어도 하나의 전위장벽 또는 표면장벽(예. PN접합, 공핍층, 캐리어 밀집층)을 갖는 장치
18
불순물(예, 도우핑 물질)을 포함하고 있거나 포함하지 않는 주기율표 제4족의 원소 또는 Ⅲ-Ⅴ족 화합물로 구성된 반도체본체를 갖는 장치
334
유니폴라(unipolar)형 장치를 제조하기 위한 다단계공정
335
전계효과 트랜지스터(FET)
336
절연게이트를 갖는 것
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
40
전극(Electrodes)
43
형성된 재료에 특징이 있는 것
45
오믹(Ohmic) 전극
H SECTION H — 전기
01
기본적 전기소자
L
반도체 장치; 다른 곳에 속하지 않는 전기적 고체 장치
29
정류, 증폭, 발진 또는 스위칭에 특별히 적용되는 반도체 장치이며, 적어도 1개의 전위 장벽 또는 표면 장벽을 가지는 것; 적어도 1개의 전위 장벽 또는 표면 장벽(예. PN접합 공핍층 또는 캐리어 집중층)을 가지는 캐패시터 또는 저항; 반도체 본체 또는 전극의 세부
40
전극(Electrodes)
43
형성된 재료에 특징이 있는 것
49
금속-절연체(metal-insulator) 반도체 전극
출원인:
KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL - 5621 BA Eindhoven, NL
PHILIPS NORDEN AB [SE/SE]; Kottbygatan 7 Kista S-164 85 Stockholm, SE (SE)
발명자:
FRENCH, Ian, Douglas; NL
POWELL, Martin, John; NL
대리인:
STEVENS, Brian, T.; Internationaal Octrooibureau B.V. P.O. Box 220 NL-5600 AE Eindhoven, NL
우선권 정보:
9626344.719.12.1996GB
발명의 명칭: (EN) ELECTRONIC DEVICES AND THEIR MANUFACTURE
(FR) DISPOSITIFS ELECTRONIQUES ET LEUR FABRICATION
요약서:
(EN) In the manufacture of a flat panel display or other large-area electronics device, a self-aligned thin-film transistor (TFT) is formed with source and drain silicide parts (31, 32) adjacent an insulated gate structure (25, 21, 22) on a silicon film (20) which provides a transistor body (20a) comprising a channel area (20b) of the transistor. The transistor has its source and drain electrode pattern (11, 12) extending under the silicon film (20). The insulated gate structure (25, 21, 22) is formed as a conductive gate (25) on an insulating film (21, 22) which is patterned together with the conductive gate (25). A silicide-forming metal (30) is deposited over the insulated gate structure (25, 21, 22) and over exposed, adjacent areas (20c and 20d) of the silicon film, and the metal is reacted to form the silicide (31, 32) with these adjacent areas of the silicon film. The unreacted metal is removed from the insulated gate structure (25, 21, 22) by means of a selective etchant to leave the source and drain silicide parts (31 and 32) self-aligned with the conductive gate (25). An electrical connection (n+; 31, 32) is formed across the thickness of the silicon film (20) between the source and drain electrode pattern (11, 12) and the respective source and drain silicide parts (31 and 32).
(FR) La présente invention concerne la fabrication d'un écran plat ou d'autres dispositif électroniques de grande surface, permettant de réaliser un transistor à couche mince (TFT) auto-aligné dont les éléments siliciure source et drain (31, 32) sont adjacents d'une structure de grille (21, 22, 25) sur une couche de silicium (20) venant constituer le corps d'un transistor (20a) dans laquelle se trouve une zone canal (20b) du transistor. Les motifs d'électrodes source et drain (11, 12) du transistor passent sous la couche de silicium (20). La structure de grille isolée (21, 22, 25) vient constituer une grille conductrice (25) sur une couche isolante (21, 22) dont la forme est réalisée en même temps que la grille conductrice (25). Le procédé consiste à déposer, sur la structure de grille isolée (21, 22, 25) ainsi que sur les zones adjacentes découvertes (20c, 20d) de la couche de silicium, un métal de formation de siliciure (30) mis à réagir de façon à former le siliciure (31, 32) avec les zones adjacentes considérées de la couche de silicium. Le procédé consiste ensuite à enlever de la structure de grille isolée (21, 22, 25) le métal n'ayant pas réagi, en utilisant pour cet enlèvement un agent de gravure sélective permettant de conserver les éléments siliciure source et drain (31, 32) en auto-alignement avec la grille conductrice (25). Une connexion électrique (n+; 31, 32) vient se former dans l'épaisseur de la couche de silicium (20) entre le motif d'électrode source et drain (11, 12) et les éléments siliciure source et drain correspondants (31, 32).
지정국: JP, KR
유럽 특허청(EPO) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
공개언어: 영어 (EN)
출원언어: 영어 (EN)
또한로 출판 됨:
EP0904601JP2000507050KR1019990087078