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1. (WO1989000732) COMPUTER WITH TWO SEPARATE BUS SYSTEMS
국제사무국에 기록된 최신 서지정보

공개번호: WO/1989/000732 국제출원번호: PCT/DE1988/000415
공개일: 26.01.1989 국제출원일: 14.07.1988
IPC:
G06F 15/78 (2006.01)
G SECTION G — 물리학
06
산술논리연산; 계산; 계수
F
전기에 의한 디지털 데이터처리
15
디지털 컴퓨터 일반; 데이터 처리 장비 일반
76
프로그램기억식 범용컴퓨터의 아키텍쳐 (Architecture)
78
단일중앙처리장치를 포함하는 것
출원인:
SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Postfach 22 16 34 D-8000 München 22, DE (AllExceptUS)
HINSKEN, Gerhard [DE/DE]; DE (UsOnly)
SÜLZLE, Helmut [DE/DE]; DE (UsOnly)
발명자:
HINSKEN, Gerhard; DE
SÜLZLE, Helmut; DE
우선권 정보:
P 37 23 754.317.07.1987DE
발명의 명칭: (EN) COMPUTER WITH TWO SEPARATE BUS SYSTEMS
(FR) APPAREIL DE TRAITEMENT DE DONNEES AVEC DEUX SYSTEMES DE BUS SEPARES
요약서:
(EN) In a computer, the instruction store (BS) and the data store (DS) are each connected by a separate bus system comprising an instruction counter bus (BZB), an instruction code bus (BCB), an external address bus (AB) and an external data bus (DB) to a microprocessor (CPU) provided with a connection for these four buses. The microprocessor also possesses two internal bus systems, namely a first internal address bus (AB1), a first internal data bus (DB1), a second internal address bus (ABZ), and a second internal data bus (DB2). The first internal bus system is connected directly to a control (AS) of the microprocessor (CPU) and the second internal bus system is connected directly to an execution unit (AE) of the microprocessor (CPU). The microprocessor (CPU) can thereby acess both the instruction store (BS) and the data memory (DS) and read data and instructions simultaneously, independently of time.
(FR) Dans un appareil de traitement de données, la mémoire des commandes (BS) et la mémoire des données (DS) sont connectées par leur propre système de bus comprenant un bus compteur de commandes (BZB), un bus de codes de commandes (BCB), un bus externe d'adresses (AB) et un bus externe de données (DB) avec un microprocesseur (CPU) susceptible d'être raccordé à ces quatre bus. Le microprocesseur contient lui aussi deux systèmes internes de bus, dont un premier bus interne d'adresses (AB1), un premier bus interne de données (DB1), un deuxième bus interne d'adresses (AB2) et un deuxième bus interne de données (DB2). Le premier système interne de bus est directement connecté à une commande séquentielle (AS) du microprocesseur (CPU) et le deuxième système interne de bus est directement connecté à une unité d'exécution (AE) du microprocesseur (CPU). Le microprocesseur (CPU) peut ainsi accéder de manière indépendante dans le temps tant à la mémoire de commandes (BS) qu'à la mémoire de données (DS) et mettre simultanément des données et des commandes en mémoire.
지정국: JP, US
유럽 특허청(EPO) (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE)
공개언어: 독일어 (DE)
출원언어: 독일어 (DE)