이 애플리케이션의 일부 콘텐츠는 현재 사용할 수 없습니다.
이 상황이 계속되면 다음 주소로 문의하십시오피드백 및 연락
1. (US4074066) Message verification and transmission error detection by block chaining

특허청 : 미국
출원번호: 05680404 출원일: 26.04.1976
공개번호: 4074066 공개일: 14.02.1978
특허번호: 4074066 특허부여일: 14.02.1978
공개유형: A
IPC:
G09C 1/00
G06F 21/22
H04L 9/06
H04L 12/22
G SECTION G — 물리학
09
교육; 암호방법; 전시; 광고; 봉인
C
암호 또는 비밀의 필요성을 포함하는 다른 목적을 위한 암호화 또는 암호해독장치
1
주어진 부호의 순서, 예. 이해할 수 있는 원문,을 부호 또는 군을 바꿔 놓음으로써, 또는 그것들을 미리 정한 방식에 의한 원위치에 되돌림으로서 이해할 수 없는 부호의 순서로 변형시키는 장치 또는 방법
G SECTION G — 물리학
06
산술논리연산; 계산; 계수
F
전기에 의한 디지털 데이터처리
21
부정행위로부터 프로그램 또는 데이터, 그 컴퓨터 부품을 보호하기 위한 보안 장치
22
프로그램 또는 프로세스에의 액세스 제한에 의한 것, 또는 그것의 조작 제한에 의한 것
H SECTION H — 전기
04
전기통신기술
L
디지털 정보의 전송, 예. 전신통신
9
비밀 또는 보안통신을 위한 배치
06
블럭적 부호화(blockwise coding)를 위한 시프트레지스터 또는 메모리를 사용하는 암호화 장치, 예. D. E. S 시스템
H SECTION H — 전기
04
전기통신기술
L
디지털 정보의 전송, 예. 전신통신
12
데이터 스위칭 네트웍
02
세부
22
어떤 데이터 전송채널로부터 데이터를 허가없이 끌어내는 것을 방지하기 위한 배치
출원인: International Business Machines Corporation
발명자: Ehrsam William F.
Meyer Carl H. W.
Smith John L.
Tuchman Walter L.
대리인: Lester Edwin
우선권 정보
발명의 명칭: (EN) Message verification and transmission error detection by block chaining
요약서: front page image
(EN)

A message transmission system for the secure transmission of multi-block data messages from a sending station to a receiving station. PAL The sending station contains cryptographic apparatus operative in successive cycles of operation during each of which an input block of clear data bits is ciphered under control of an input set of cipher key bits to generate an output block of ciphered data bits for transmission to the receiving station. Included in the cryptographic apparatus of the sending station is means providing one of the inputs for each succeeding ciphering cycle of operation as a function of each preceding ciphering cycle of operation. As a result, each succeeding output block of ciphered data bits is effectively chained to all preceding cycles of operation of the cryptographic apparatus of the sending station and is a function of the corresponding input block of clear data bits, all preceding input blocks of clear data bits and the initial input set of cipher key bits.