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1. (WO2001091129) DYNAMIC CONFIGURATION OF STORAGE ARRAYS
국제사무국에 기록된 최신 서지정보   

공개번호:    WO/2001/091129    국제출원번호:    PCT/US2001/040081
공개일: 29.11.2001 국제출원일: 12.02.2001
국제예비심사 청구일:    15.11.2001    
IPC:
G11C 7/00 (2006.01)
출원인: PATTI, Robert [US/US]; (US)
발명자: PATTI, Robert; (US)
대리인: WARD, Calvin, B.; 18 Crow Canyon Court #305 San Ramon, CA 94583 (US)
우선권 정보:
09/580,936 25.05.2000 US
발명의 명칭: (EN) DYNAMIC CONFIGURATION OF STORAGE ARRAYS
(FR) CONFIGURATION DYNAMIQUE DE GROUPEMENTS DE STOCKAGE
요약서: front page image
(EN)A reconfigurable memory (10, 50, 100) having M bit lines (12) and a plurality of row lines (13), where M>1. The memory includes an array (11) of memory storage cells (15), each memory storage cell (15) storing a data value. The data value is read from or into the storage cells by coupling that data value to one of the bit lines (12) in response to a row control signal on one of the row lines (13). A row select circuit (14) generates the row control signal on one of the row lines (13) in response to a row address being coupled to the row select circuit (14). the row select circuit (14) includes a memory for storing a mapping of the row addresses to the row lines (13) that determines which of the row lines (13) is selected for each possible value of the row address. The memory includes a plurality of sense amplifiers, one such sense amplifier being connected to each of the bit lines (12) for measuring a signal value on that bit line (12). A controller (40) that is part of the memory tests the memory storage cells (15) both at power up and run time to detect defective memory storage cells (15). The controller (40) uses an error correcting code scheme to detect errors during the actual operation of the memory. The memory includes sufficient spare rows and columns to allow the controller (40) to substitute spares for rows or columns having defective memory storage cells (15).
(FR)Mémoire reconfigurable (10, 50, 100) possédant M lignes de bit (12) et plusieurs lignes (13), M>1. Ladite mémoire comporte un groupement (11) de cellules de mémoire (15) dans chacune desquelles une valeur de données est stockée. La valeur de données est lue depuis les cellules de mémoire ou dans celles-ci, par le couplage de ladite valeur de données à une des lignes de bit (12) en réponse à un signal de commande de ligne sur une des lignes (13). Un circuit de sélection de ligne (14) génère le signal de commande de ligne sur une des lignes (13), en réponse à une adresse de ligne couplée au circuit de sélection de ligne (14). Ledit circuit de sélection de ligne (14) comprend une mémoire pour le stockage d'un mappage des adresses de ligne (13), qui détermine la ligne (13) choisie pour chaque valeur possible de l'adresse de ligne. La mémoire comporte plusieurs amplificateurs de détection connectés chacun à chaque ligne de bit (12), pour la mesure d'une valeur de signal sur ladite ligne de bit (12). Un régisseur (40) faisant partie de la mémoire, teste les cellules de mémoire (15) au moment de la mise en marche et pendant la durée d'exécution, pour détecter les cellules de mémoire défectueuses (15). Le régisseur (40) utilise un code de correction d'erreurs pour détecter les erreurs pendant le fonctionnement réel de la mémoire. La mémoire comporte un nombre suffisant de lignes ou de colonnes de rechange pour permettre au régisseur (4) de les substituer aux lignes et colonnes possédant des cellules de mémoire défectueuses (15).
지정국: CN, IL, JP, KR, SG.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
공개언어: English (EN)
출원언어: English (EN)