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1. (WO2001003139) TESTING RAMBUS MEMORIES
국제사무국에 기록된 최신 서지정보   

공개번호:    WO/2001/003139    국제출원번호:    PCT/US2000/018156
공개일: 11.01.2001 국제출원일: 29.06.2000
국제예비심사 청구일:    26.01.2001    
IPC:
G11C 7/10 (2006.01)
출원인: MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, Boise, ID 83706 (US)
발명자: COOPER, Christopher, B.; (US).
BROWN, Brian, L.; (US).
MAI, Thanh, K.; (US)
대리인: BULCHIS, Edward, W.; Dorsey & Whitney LLP, Suite 3400, 1420 5th Avenue, Seattle, WA 98101 (US)
우선권 정보:
09/351,105 06.07.1999 US
발명의 명칭: (EN) TESTING RAMBUS MEMORIES
(FR) ESSAI DE MEMOIRES RAM DYNAMIQUES EN BUS
요약서: front page image
(EN)A RAMBUS dynamic random access memory (40) includes a test control circuit (44) that selectively couples a row address latch to either a row sense control signal or a CAD control signal. In a normal operating mode, the test control circuit couples the row address latch (26) to the row sense control signal so that the row sense control signal both latches a row address and senses a row of memory cells corresponding to the latched address. Prior to conducting a core noise test, the test control circuit couples the row address latch to the CAD control signal so that the row address is latched by the CAD control signal, and the row sense control signal only functions during the core noise test to sense a row corresponding to the latched row. The memory also includes a multiplexer (48) that receives a time-multiplexed data/address bus and simultaneously couples a first part of the data/address bus to an internal data bus and a second part of the data/address bus to an internal address bus.
(FR)La présente invention concerne une mémoire (40) à accès direct RAM dynamique en bus qui comprend un circuit (44) de test de contrôle qui raccorde sélectivement un enclencheur d'adresse de ligne soit à un signal de contrôle de lecture de ligne, soit à un signal de contrôle (CAD). Dans un mode de fonctionnement normal, ce circuit de test de contrôle raccorde l'enclencheur (26) d'adresse de ligne au signal de contrôle de lecture de ligne de sorte que le signal de contrôle de lecture de ligne enclenche une adresse de ligne et lise une ligne de cellules mémoire correspondant à l'adresse enclenchée. Avant de conduire un test de bruit principal, le circuit de test de contrôle raccorde l'enclencheur d'adresse de ligne au signal de contrôle CAD de sorte que l'adresse de ligne soit enclenchée par le signal de contrôle CAD, et que le signal de contrôle de lecture de ligne ne fonctionne que pendant le test de bruit principal de façon à lire une ligne correspondant à la ligne enclenchée. Cette mémoire comprend aussi un multiplexeur (48) qui reçoit des données/ adresses de bus multiplexées dans le temps et qui simultanément raccorde une première partie de ces données/adresses de bus à un bus de données interne et une seconde partie de ces données/adresses de bus à un bus d'adresses interne.
지정국: AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
공개언어: English (EN)
출원언어: English (EN)