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1. (US20060255330) Embedded silicon germanium using a double buried oxide silicon-on-insulator wafer

官庁 : アメリカ合衆国
出願番号: 10908394 出願日: 10.05.2005
公開番号: 20060255330 公開日: 16.11.2006
特許番号: 7446350 特許付与日: 04.11.2008
公報種別: B2
IPC:
H01L 21/02
H01L 21/365
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
34
不純物,例.ドーピング材料,を含むまたは含まない21/06,21/16および21/18に分類されない半導体本体を有する装置
36
基板上への半導体材料の析出,例.エピタキシャル成長
365
固体を析出させるガス状化合物の還元または分解を用いるもの,すなわち化学的析出を用いるもの
出願人: International Business Machine Corporation
発明者: Chen Huajie
Chidambarrao Dureseti
Schepis Dominic J.
Utomo Henry K.
代理人: Gibb &; Rahman, LLC
Li, Esq. Todd M.C.
優先権情報: 11908394 10.05.2005 US
発明の名称: (EN) Embedded silicon germanium using a double buried oxide silicon-on-insulator wafer
要約: front page image
(EN)

Disclosed is a p-type field effect transistor (pFET) structure and method of forming the pFET. The pFET comprises embedded silicon germanium in the source/drain regions to increase longitudinal stress on the p-channel and, thereby, enhance transistor performance. Increased stress is achieved by increasing the depth of the source/drain regions and, thereby, the volume of the embedded silicon germanium. The greater depth (e.g., up to 100 nm) of the stressed silicon germanium source/drain regions is achieved by using a double BOX SOI wafer. Trenches are etched through a first silicon layer and first buried oxide layer and then the stressed silicon germanium is epitaxially grown from a second silicon layer. A second buried oxide layer isolates the pFET.