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1. (CN1901225) Semiconductor device and method of fabricating the same

官庁 : 中華人民共和国
出願番号: 200610092543.6 出願日: 15.06.2006
公開番号: 1901225 公開日: 24.01.2007
特許番号: 100521242 特許付与日: 29.07.2009
公報種別: C
IPC:
H01L 29/78
H01L 27/092
H01L 21/336
H01L 21/8238
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
08
1種類の半導体構成部品だけを含むもの
085
電界効果構成部品のみを含むもの
088
構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
092
相補型MIS電界効果トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8238
相補型電界効果トランジスタ,例.CMOS
出願人: IBM
国际商业机器公司
発明者: Zhu Huilong
朱慧珑
代理人: li xiaoshu wei xiaogang
北京市柳沈律师事务所
北京市柳沈律师事务所
優先権情報: 11161068 21.07.2005 US
発明の名称: (EN) Semiconductor device and method of fabricating the same
(ZH) 半导体器件及其制造方法
要約: front page image
(EN) The present invention relates to semiconductor devices that comprise at least one n-channel field effect transistor (n-FET) and/or at least one p-channel field effect transistor (p-FET). The n-FET contains a source region and a drain region with a tensilely stressed metal silicide surface layer, which applies tensile stress to the n-channel region of the n-FET. The p-FET contains a source region and a drain region with a compressively stressed metal silicide surface layer, which applies compressive stress to the p-channel region of the n-FET. Such tensilely and/or compressively stressed metal silicide surface layer(s) is formed by a salicidation process, during which correspondingly stressed sacrificial layer(s) is provided, so that the resulting metal silicide surface layer(s) retains the stress state(s) of the sacrificial layer(s) even after subsequent removal of such sacrificial layer(s).
(ZH)

本发明涉及包含至少一个n沟道场效应晶体管(n-FET)和/或至少一个p沟道场效应晶体管(p-FET)的半导体器件。n-FET包含具有向n-FET的n沟道区施加张应力的张应力金属硅化物表面层的源区和漏区。p-FET包含具有向p-FET的p沟道区施加压应力的压应力金属硅化物表面层的源区和漏区。这样的张应力和/或压应力金属硅化物表面层通过金属硅化工艺形成,该工艺期间提供相应的应力牺牲层,使得所得金属硅化物表面层即使在后来去除这些牺牲层之后也保持牺牲层的应力状态。


また、:
US20070018252