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1. WO2022209346 - 半導体装置および半導体モジュール

公開番号 WO/2022/209346
公開日 06.10.2022
国際出願番号 PCT/JP2022/005414
国際出願日 10.02.2022
予備審査請求日 10.06.2022
IPC
H01L 29/78 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
CPC
H01L 29/78
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
76Unipolar devices ; , e.g. field effect transistors
772Field effect transistors
78with field effect produced by an insulated gate
出願人
  • ヌヴォトンテクノロジージャパン株式会社 NUVOTON TECHNOLOGY CORPORATION JAPAN [JP]/[JP]
発明者
  • 山本 興輝 YAMAMOTO, Kouki
  • 秋吉 伸一 AKIYOSHI, Shinichi
  • 網師本 亮一 AJIMOTO, Ryouichi
代理人
  • 新居 広守 NII, Hiromori
  • 寺谷 英作 TERATANI, Eisaku
  • 道坂 伸一 MICHISAKA, Shinichi
優先権情報
63/167,34829.03.2021US
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MODULE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET MODULE À SEMI-CONDUCTEUR
(JA) 半導体装置および半導体モジュール
要約
(EN) This semiconductor device 1 comprises: a semiconductor layer 40; a transistor 10 and a transistor 20 formed inside the semiconductor layer 40; one or more first source pads 111 connected to the source and a first gate pad 119 connected to the gate of the transistor 10, the one or more first source pads 111 and the first gate pad 119 being formed in a region S1 on the upper surface of the semiconductor layer 40; and one or more second source pads 121 connected to the source and a second gate pad 129 connected to the gate of the transistor 20, the one or more second source pads 121 and the second gate pad 129 being formed in a region S2 adjacent to the region S1 in a plan view of the semiconductor layer 40. In the plan view of the semiconductor layer 40, a virtual straight line 91 that connects the center of the first gate pad 119 and the center of the second gate pad 129 passes through the center of the semiconductor layer 40, and forms an angle of 45 degrees with each side of the semiconductor layer 40, and an upper surface boundary line 600 between the region S1 and the region S2 changes monotonically in the long side direction in which the long sides of the semiconductor layer 40 extend and the short side direction in which the short sides extend.
(FR) L'invention concerne un dispositif à semi-conducteur 1 comprenant : une couche semi-conductrice 40 ; un transistor 10 et un transistor 20 formé à l'intérieur de la couche semi-conductrice 40 ; un ou plusieurs premiers plots de source 111 connectés à la source et à un premier plot de grille 119 connecté à la grille du transistor 10, l'une ou plusieurs premiers plots de source 111 et le premier plot de grille 119 étant formés dans une région S1 sur la surface supérieure de la couche semi-conductrice 40 ; et un ou plusieurs seconds plots de source 121 connectés à la source et à un second plot de grille 129 connecté à la grille du transistor 20, l'une ou plusieurs seconds plots de source 121 et le second plot de grille 129 étant formés dans une région S2 adjacente à la région S1 dans une vue en plan de la couche semi-conductrice 40. Dans la vue en plan de la couche semi-conductrice 40, une ligne droite virtuelle 91 qui relie le centre du premier plot de grille 119 et le centre du second plot de grille 129 passe à travers le centre de la couche semi-conductrice 40, et forme un angle de 45 degrés avec chaque côté de la couche semi-conductrice 40, et une ligne de délimitation de surface supérieure 600 entre la région S1 et la région S2 change de façon monotone dans la direction latérale longue dans laquelle s'étendent les côtés longs de la couche semi-conductrice 40 et la direction latérale courte dans laquelle s'étendent les côtés courts.
(JA) 半導体装置1は、半導体層40と、半導体層40内に形成されたトランジスタ10およびトランジスタ20と、半導体層40の上面の領域S1に形成された、トランジスタ10のソースに接続された1以上の第1のソースパッド111およびゲートに接続された第1のゲートパッド119と、半導体層40の上面の、半導体層40の平面視において領域S1に隣接した領域S2に形成された、トランジスタ20のソースに接続された1以上の第2のソースパッド121およびゲートに接続された第2のゲートパッド129と、を備え、半導体層40の平面視において、第1のゲートパッド119の中心と第2のゲートパッド129の中心とを結ぶ仮想直線91は、半導体層40の中心を通り、半導体層40の各辺となす角が45度であり、領域S1と領域S2との上面境界線600は、半導体層40の長辺の伸びる長辺方向および短辺の伸びる短辺方向において単調に変化する。
関連特許文献
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