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1. WO2021079879 - 半導体装置および個片化方法

公開番号 WO/2021/079879
公開日 29.04.2021
国際出願番号 PCT/JP2020/039405
国際出願日 20.10.2020
IPC
H01L 21/301 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30H01L21/20~H01L21/26に分類されない方法または装置を用いる半導体本体の処理
301半導体本体を別個の部品に細分割するため,例.分離する
H01L 29/78 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
H01L 21/336 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
出願人
  • ヌヴォトンテクノロジージャパン株式会社 NUVOTON TECHNOLOGY CORPORATION JAPAN [JP]/[JP]
発明者
  • 松島 芳宏 MATSUSHIMA, Yoshihiro
  • 川上 良彦 KAWAKAMI, Yoshihiko
  • 小田 真也 ODA, Shinya
  • 原田 剛史 HARADA, Takeshi
代理人
  • 新居 広守 NII, Hiromori
  • 寺谷 英作 TERATANI, Eisaku
  • 道坂 伸一 MICHISAKA, Shinichi
優先権情報
62/924,01321.10.2019US
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE AND DICING METHOD
(FR) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE DÉCOUPAGE
(JA) 半導体装置および個片化方法
要約
(EN)
A chip size package-type semiconductor device (1) enabling facedown mounting is provided with: a semiconductor layer (40) having a semiconductor substrate (32) and a low-concentration impurity layer (33) that is formed in contact with the upper surface of the semiconductor substrate (32); a metal layer (30) that is formed in contact with the entirety of the bottom surface of the semiconductor layer (40) and that has a thickness of not less than 10 µm; a first vertical-type MOS transistor (10) that is formed in the semiconductor layer (40); and a second vertical-type MOS transistor (20) that is formed in the semiconductor layer (40), wherein a side surface of the metal layer (30) has projections/recesses that have a maximum height roughness greater than 1.0 µm and that form stripes that are vertical which is a direction perpendicular to the metal layer (30) and, of the upper surface of the semiconductor device (1) in a plan view of the semiconductor device (1), the area occupancy rate of a formed object that contains the metal constituting the metal layer (30) is not more than 5% in an arbitrarily defined region of 10 µm×10 µm located not less than 13 µm inward from the outer edge of the semiconductor device (1).
(FR)
L’invention concerne un dispositif semi-conducteur (1) de type à encapsulation de la taille d’une puce permettant le montage orienté vers le bas qui comporte : une couche semi-conductrice (40) ayant un substrat semi-conducteur (32) et une couche d’impuretés à faible concentration (33) qui est formée en contact avec la surface supérieure du substrat semi-conducteur (32) ; une couche de métal (30) qui est formée en contact avec la totalité de la surface inférieure de la couche semi-conductrice (40) et dont l’épaisseur n’est pas inférieure à 10 µm ; un premier transistor MOS de type vertical (10) qui est formé dans la couche semi-conductrice (40) ; et un deuxième transistor MOS de type vertical (20) qui est formé dans la couche semi-conductrice (40). Une surface latérale de la couche de métal (30) a des excroissances/des évidements dont la rugosité de surface à hauteur maximale est supérieure à 1,0 µm et qui forment des rayures qui sont verticales ce qui est une direction perpendiculaire à la couche de métal (30) et, lorsque la surface supérieure du dispositif semi-conducteur (1) est observée en vue planaire du dispositif semi-conducteur (1), le taux d’occupation d’aire d’un objet formé qui contient le métal constituant la couche de métal (30) n’est pas supérieur à 5 % dans une zone définie arbitrairement de 10 µm × 10 µm située pas moins de 13 µm vers l’intérieur depuis le bord extérieur du dispositif semi-conducteur (1).
(JA)
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置(1)であって、半導体基板(32)と、半導体基板(32)の上面に接触して形成された低濃度不純物層(33)とを有する半導体層(40)と、半導体層(40)の下面全面に接触して形成された、厚さが10μm以上の金属層(30)と、半導体層(40)に形成された第1の縦型MOSトランジスタ(10)と、半導体層(40)に形成された第2の縦型MOSトランジスタ(20)と、を備え、金属層(30)の側面は、金属層(30)に垂直な方向を縦方向とする縦縞を形成する、最大高さ粗さが1.0μmよりも大きな凹凸を有し、半導体装置(1)の平面視において、半導体装置(1)の上面のうち、半導体装置(1)の外縁から13μm以上内側の、任意の10μm×10μmの領域で、金属層(30)を構成する金属を含む形成物の面積占有率は、5%以下である。
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